新的3D硅芯片突破可能会将摩尔定律延长数年

据美国伊利诺伊大学格兰杰工程学院（University of Illinois Grainger College of Engineering）2026年5月30日提供的消息（University of Illinois Grainger College of Engineering. "New 3D silicon chip breakthrough could extend Moore’s Law for years." ScienceDaily, 30 May 2026. www.sciencedaily.com/releases/2026/05/260530053412.htm），随着传统芯片小型化的放缓，研究人员找到了一种方法，通过将硅电路堆叠在多层中，将更多的计算能力装入同一空间。新工艺使用超薄硅膜和低温制造技术来克服长期阻碍真正3D芯片生产的主要障碍。新的3D硅芯片突破可能会将摩尔定律（Moore’s Law）延长数年。

科学家们可能已经找到了下一个计算时代的关键：像摩天大楼一样建造的超密集3D硅芯片，而不是庞大的郊区。

几十年来，计算机行业一直遵循一个简单的公式：使晶体管更小，并将更多的晶体管封装在芯片上。这一策略推动了摩尔定律预测的计算能力的非凡增长。但随着组件接近原子尺度，工程师们越来越多地遇到硅的物理极限和量子力学的影响。

许多研究人员认为，下一个重大进展将不是来自进一步缩小设备，而是来自向上构建。

由伊利诺伊大学格兰杰工程学院材料科学与工程教授曹青（Qing Cao音译）领导的一个团队，展示了一种将多层硅电子器件直接堆叠在一起的新方法。该方法可以显著提高计算密度，提高性能，降低能耗，同时扩大半个多世纪以来推动半导体行业的进步。

曹青解释说：“以CPU和GPU中通用的静态随机存取存储器这样简单的东西为例。如今，在一个平面上需要六个称为晶体管的微电子设备来存储一位信息。通过垂直集成，你可以将它们分布在多个层间。这就像用高层建筑取代一个庞大的郊区：你可以获得相同的功能，但减少了空间占用，同时使层间的通信更快、更高效。”

研究人员报告说，他们的工艺在使用标准单晶硅（支撑现代电子产品的半导体材料）的情况下实现了98%-100%的器件良率。结果表明，该技术最终可能被商业芯片制造商采用。

曹青说：“垂直集成已经开始进入商业设备，特别是在专业的人工智能硬件中，但单片集成是解锁3D芯片全部潜力的关键。我们首次使用标准单晶硅满足了单片3D集成的热预算，并提供了前所未有的性能。”

相关研究结果已经在《自然》（Nature）杂志发表——Bao Lam, Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja, Jian-Min Zuo, Qing Cao. Monolithic three-dimensional integration of silicon transistors. Nature, 2026; DOI: 10.1038/s41586-026-10496-6，http://dx.doi.org/10.1038/s41586-026-10496-6.《自然》是一份很少刊登硅微电子研究文章的期刊。

为什么半导体行业正在向上发展

大约60年来，摩尔定律一直指导着芯片的发展。该原理预测，集成电路上的晶体管密度大约每两年翻一番，从而产生更快、更高效的处理器。这一趋势一直保持得很好，但越来越难以维持。

曹青说：“从某种意义上说，我们已经达到了物理学的极限。如果你看看晶体管的实际尺寸，它们并没有变小，尤其是在接触栅极间距方面。这是因为我们正受到硅的内在材料特性和量子力学基本规则的限制。如果我们要保持微处理器处理能力增加的趋势，我们必须开始考虑在单个表面上压缩更多器件之外的问题。”

垂直堆叠设备提供了一种有吸引力的替代方案。工程师们可以将多层电路叠加在一起，而不是继续缩小单个晶体管。这不仅为组件创造了更多的空间，还缩短了布线距离，减少了寄生电容，显著增加了芯片不同部分之间的通信带宽。这些优势对于人工智能和其他数据密集型计算应用尤为重要。

单片3D芯片的前景

目前的商业3D芯片技术已经使用堆叠，但它们通常涉及在将半导体器件粘合在一起之前在单独的晶片上制造半导体器件。示例包括高带宽内存和AMD的3D V-Cache技术。

虽然这些方法很成功，但也有局限性。层之间的对齐相对粗糙，被称为硅通孔（through-silicon vias简称TSV）的垂直连接相对较大且稀疏。

单片三维集成采用了不同的方法。每个新的器件层都直接在上一个器件层的顶部制造，而不是连接完成的晶片。这允许更密集的垂直连接，层之间的距离更小，对齐精度以纳米为单位度量。研究人员多年来一直在追求这一概念，因为与传统的堆叠方法相比，它可以将层间连接性提高10到100倍。

解决热问题

单片集成的最大障碍是温度。生产高质量的晶体硅和制造高性能半导体器件通常需要接近1000℃的温度。然而，一旦金属互连已经存在于完整的电路层中，这样的温度就会破坏它们。

曹青说：“一般来说，业界认为，一旦第一层电路完成，任何额外层的热预算限制为400℃。学术界和工业界的研究人员都试图通过使用单晶硅以外的半导体材料作为上层来解决这个问题。但由此产生的设备都不可避免地会出现性能和可靠性问题。”

之前的研究已经探索了替代品，包括多晶硅、非晶和纳米晶金属氧化物、碳纳米管和二维半导体。然而，这些材料通常会引入性能限制或缺陷，导致与底层硅晶体管不匹配。

超薄硅纳米膜实现低温制造

伊利诺伊团队开发了一种工艺，在保持远低于热极限的同时保留了单晶硅的优点。

该方法首先从供体晶片上制备超薄独立硅纳米膜。然后使用辊式层压机将这些膜转移到已经包含完整电路的接收基板上。粘合过程要求温度不超过200℃。

由于硅层保持了其晶体质量，因此所得到的器件保持了强大的性能和可靠性，同时安全地保持在单片集成所需的热预算范围内。

曹青说：“我们的方法不仅更容易实施，成本更低，而且与以前堆叠硅片的方法相比，它有几个优势。与典型晶片的500至700微米厚度相比，我们转移的膜厚度仅为10纳米或更小。由于它们很薄，这些膜具有机械柔性，可以与下面的表面相一致。这种共形性有助于避免界面缺陷，如空隙，这在试图通过晶片键合将两个刚性晶片压在一起时很常见。”

三层堆叠的高性能

研究人员还重新设计了晶体管架构。传统的晶体管制造依赖于一种称为掺杂的工艺，该工艺将杂质引入硅中以控制电行为。这个过程通常需要600℃以上的温度。

为了避免这些温度，该团队使用了无连接晶体管。在这些器件中，硅在堆叠过程开始之前被均匀且重掺杂。极薄的硅膜仍然允许晶体管栅极进行有效控制，而高掺杂水平有助于降低寄生接触电阻。

使用这种策略，研究人员制造了三个堆叠层，每个层包含625个晶体管。这些器件显示出很强的均匀性和很高的制造良率。

它们的输出电流密度与在更高温度下在体晶片上制造的传统硅晶体管的输出电流强度相匹配。它们的性能也比由替代材料制成的单片器件高出至少三到四倍。

该团队使用垂直金属互连连接了这些层，并成功演示了三维逻辑电路和静态随机存取存储器单元。

迈向商业半导体制造

曹青认为，最重要的结果可能是流程的可扩展性。

“但最重要的是，我们已经证明这个过程是可扩展的，”曹青说。“你可以继续堆叠我们演示的三层之外的层。该工艺将生产出高产率和低可变性的高性能晶体管。我们现在有了坚实的基础来转让这项技术，并在工业半导体代工厂展示其立竿见影的前景。”

这项工作是通过伊利诺伊州格兰杰工程公司的加速性能先进半导体芯片中心（Illinois Grainger Engineering's Center for Advanced Semiconductor Chips with Accelerated Performance）进行的，该中心的行业合作伙伴包括IBM、英特尔和中国台湾半导体制造公司。研究人员现在正准备将该技术转移到工业半导体代工厂，这是将真正的单片3D硅芯片投入商业生产的重要一步。

该研究得到了美国国家科学基金会（National Science Foundation）、伊利诺伊格兰杰工程公司加速性能先进半导体芯片中心的行业合作伙伴以及硅十字路口微电子共享中心（Silicon Crossroads Microelectronics Commons Hub）的资助。

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