专题研究论文

11 结合互补DTC对与相位选择技术实现的低抖动小数分频锁相环

锁相环是一种生成高纯度时钟信号的集成电路，在无线与有线通信系统中起着关键作用。然而，在进行小数分频操作时，会引入量化噪声，从而恶化输出时钟的频谱纯度。为抑制此噪声，常采用数字时间转换器（DTC）通过设计延时予以消除。但DTC设计存在一个固有矛盾：其延迟调谐范围与线性度相互制约。扩大延迟范围通常会导致线性度下降，进而引入额外的杂散噪声，最终限制锁相环的整体性能。

近日，浙江大学高翔研究团队联合集益威半导体，基于7 nm FinFET工艺研制了一款工作于8.5-14 GHz频段的双路径小数分频锁相环。该设计通过结合互补DTC对与相位选择两种技术，可将DTC所需的延迟调谐范围缩减至传统单一DTC方案的1/4，从而在保证足够调谐能力的前提下，显著提升线性度。其中，互补DTC对分别置于参考时钟路径与反馈时钟路径，以互补工作的方式进行延时。该结构不仅使每个DTC实际需要提供的延迟范围减半，降低了各自对线性度的要求，更能使两个DTC固有的非线性误差的偶次项相互抵消。与此同时，相位选择技术则是利用振荡器（VCO）产生的差分输出信号，对分频器输出的时钟进行重定时，从而生成两个相位相差半个VCO周期的信号。通过动态选择这两个相位，系统的时间分辨率得以等效提升一倍。这意味着需要由DTC补偿的量化误差步长相应减半，从而再次将单个DTC所需的延迟范围降低一半。经测试，该锁相环原型芯片在约10 GHz输出频率下，积分抖动为118 fs。

互补DTC对于相位选择两种技术的融合应用，为解决小数分频锁相环中DTC线性度与延迟范围之间的权衡矛盾提供了解决方案。

图1. 所提出的小数分频双环路锁相环架构。

图2.（a）用于互补DTC对的控制字生成；（b）单个DTC与等效差分DTC的模拟积分非线性（INL）对比。

该文章作为“集成电路技术与应用（ICTA 2025）专题”的特邀稿件，以题为“An 8.5−14 GHz fractional-N dual-path SPD/PFD PLL with a complementary DTC pair in 7 nm FinFET”发表在Journal of Semiconductors上。

文章信息：

An 8.5−14 GHz fractional-N dual-path SPD/PFD PLL with a complementary DTC pair in 7 nm FinFET

Yan Chen, Gaofeng Jin, Haojie Xu, Lei Zeng, and Xiang GaoJ. Semicond. 2026, 47: 062202 doi: 10.1088/1674-4926/25120023

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12 破解“看得远”与“算得省”的两难——面向扩展深度感知的可级联立体匹配处理器

深度感知是自动驾驶、机器人、无人机、虚拟/增强现实等智能系统理解三维世界的基础能力。与激光雷达相比，立体视觉的深度图更稠密、成本更低，且与彩色图像天然同步对齐，但要在功耗受限的边缘硬件上同时实现“长测距、高精度、低功耗”，长期以来是一道难题。立体视觉依据三角测量由视差反推深度（z = bf/d），其深度误差会随距离呈二次方放大；为“看得更远”必须扩大视差搜索范围，却又把宝贵算力浪费在并不需要的近距离上。多目立体视觉（MVS）虽能提升鲁棒性，却带来海量数据交换（FPGA上数据搬移可占延迟的90%以上）和片上存储随相机数翻倍的负担，且多基线立体校正受几何约束难以共享资源，使硬件深度估计陷入“高效算法看不远、高精度模型算不起”的两难（图1）。近日，南方科技大学深港微电子学院安丰伟副教授课题组提出并实现了一款面向可级联立体视觉系统的专用立体匹配处理器，首次在硬件上实现了多基线视差的像素级融合。其核心思想是“按需分配算力、分段协同测距”——让短基线测近、长基线测远，再逐像素智能拼接为统一深度图（图2）。该工作包含三项关键创新：一是可伸缩半全局匹配（SSGM）与“区域优化”策略，将聚合阶段计算量降低约4倍（片上内存下降76%，而KITTI精度仅损失1.14%），并支持处理器间“无缝级联”；二是实时原始域（Bayer域）立体校正，直接在传感器原始数据流上完成校正并绕过ISP，免除校正所需的外部存储访问；三是基于索引查找的像素级多基线融合，无需存储多张全帧校正图像即可完成融合（整体硬件架构见图3）。芯片采用40 nm CMOS工艺，在160 MHz下实现全高清80 fps、7.9 pJ/pixel@0.9 V的能效，核心面积仅6.04 mm²，KITTI 2015/2012误差率为7.12%/5.64%，多基线融合相对CPU与边缘GPU分别加速178×与97×。在真实场景的实测中，像素级融合还能显著消除非级联结果中的大误差区域，使远处物体的三维重建更干净、近处目标不再落入盲区（图4）。该成果以“可级联、低功耗”的方式破解了边缘端扩展深度感知中长期存在的“测距—效率”两难，在自动驾驶、无人机与微型飞行器、机器人导航、AR/VR 与实时三维重建等场景具有广阔的应用前景。

图1. 扩展深度感知中立体匹配面临的挑战。（a）研究动机：单基线存在近处“盲区”与远处大误差区，多基线无缝级联可同时覆盖近距与远距的低误差区；（b）缺乏面向多基线的立体校正与像素级视差融合，且每增加一路相机片上SRAM消耗近乎翻倍；（c）非可伸缩双目系统中深度误差随距离二次方增长、视差搜索范围分配低效；（d）主流MVS算法在FPGA上的延迟分解——数据交换占据超过90%的延迟。

图2. 所提出的可级联立体匹配算法数据流。多对不同基线的立体图像对并行进行原始域校正（绕过ISP），各自在自适应搜索范围内完成立体匹配（长基线测远、短基线测近）；再由像素级视差融合模块依据“基线有效性”与“置信度”逐像素选出最可靠的视差，合成统一深度图。

图3. 可级联立体匹配处理器的整体硬件架构。芯片由“可配置原始域校正模块”“级联可伸缩半全局匹配（SSGM）处理器”与“像素级融合模块”三部分构成：多路相机原始数据经同步后送入可配置缓存，按单应矩阵地址与R/G/B搜索引擎完成Bayer域校正与插值；级联的SSGM处理器以Census变换与汉明距离计算代价，经胜者全取（WTA）、引导滤波与后处理得到各基线视差；像素级融合模块再借助外参（重投影矩阵）与PE阵列完成多基线视差的对齐与选择，输出统一深度。

图4. 所提系统在真实场景中的实验效果（左起）：输入图像、融合输出的视差/深度图、融合前与融合后的三维重建结果。经像素级多基线融合后，非级联结果中的“大误差区（Large Error Region）”被显著消除，远处柜体的三维模型更干净完整，近处椅子等目标也不再落入盲区，整体深度过渡更平滑，验证了级联融合在真实场景中的有效性。（对应论文Fig. 10）

该文章作为“集成电路技术与应用（ICTA 2025）专题”的特邀稿件，以题为“A cascadable stereo matching processor with pixel-wise fusion for extended depth sensing”发表在Journal of Semiconductors上。

文章信息：

A cascadable stereo matching processor with pixel-wise fusion for extended depth sensing

Zhuoyu Chen, Pingcheng Dong, Zhiyong Lai, Wenyue Zhang, Xianglong Wang, Lei Chen, Fengwei An

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