1 工作简介

         ——芯斋：基于可复用有源硅基板的三维集成芯片研制

多芯粒集成（Chiplet）是后摩尔时代解决“面积墙”的关键技术。其中，用于互连的有源中介层（Active Interposer）极具潜力，但其实际应用仍面临挑战。高昂的定制成本与低复用性削弱了多芯粒系统的经济效益；其次，现有系统性能面临“存储墙”限制；最后，传统互连架构难以兼顾关键路径的低延迟与通用通信的灵活性，无法满足多心芯粒系统的差异化通信需求。

为了应对上述挑战，复旦大学研究团队基于28 nm CMOS工艺研制了一款面积达586 mm²的有源中介层芯片“芯斋”（SHINSAI）。该芯片集成了异构双层有源中介层片上网络（Dual-layer NoAI），创新性地在中介层中融合了电路交换网络（CS-NoAI）的低延迟优势与包交换网络（PS-NoAI）的高灵活性，旨在满足系统的差异化通信需求。

图1. “芯斋”架构示意图。

在互连实现方面，“芯斋”集成了协议无关的可编程水平互连，利用开关阵列实现微凸点级的细粒度路由，支持在无需重新流片的前提下适配最多16个芯粒的任意拓扑，实现有源中介层在不同多芯粒集成系统中的可复用性。同时本研究开发了带宽可重构的垂直互连接口，系统可根据计算任务动态调整上下行通道比例，显著提升链路利用率。此外，芯片充分利用有源基板面积集成了512 Mb的中介层内SRAM存储作为所有顶层芯粒的共享存储池，缓解大规模系统的“存储墙”瓶颈。该芯片实现的总3D带宽高达307.2 GB/s，同时3D接口能效经优化达到0.142 pJ/b。实验结果表明，得益于双层片上网络与近存架构的协同优化，该系统在ResNet-50推理任务中实现了高达4.69倍的端到端性能提升，展示了有源中介层在能效和性能上的巨大潜力。该成果以题为“37.4 SHINSAI: A 586 mm² Reusable Active TSV Interposer with Programmable Interconnect Fabric and 512Mb 3D Underdeck Memory”发表于2025年国际固态电路大会（2025 IEEE International Solid-State Circuits Conference (ISSCC), 2025, 68: 612-613）。

图2. 利用TSV技术和微凸点技术的基于“芯斋”的三维集成系统的切面显微镜图像。

“芯斋”通过体系结构、电路设计与自动化设计工具开发的软硬件协同创新，构建了可复用、可重构、集成大容量存储的有源硅中介层，为构建下一代模块化、高性能集成系统提供了全新的技术路径。这种设计使得有源硅基板在面向大模型推理、高性能计算的三维多芯粒集成系统等对开发周期和成本敏感的领域具有广阔的应用空间。

2 主要作者简介

通讯作者

陈迟晓，复旦大学集成电路与微纳电子创新学院副研究员/博导，集成芯片与系统全国重点实验室副主任/创新中心主任，国家自然科学基金委优青，上海市青年科技启明星。

研究方向包括AI芯片架构、存算一体和三维集成，在12nm-65nm主流节点完成20余次流片。在芯片设计顶会ISSCC/顶刊JSSC等上发表论文11篇，任A-SSCC技术委员会委员，ICAC大会共主席、集成芯片与芯粒大会论坛组织主席等，获上海市技术进步一等奖、IEEE A-SSCC杰出设计奖、复旦大学五四青年奖章等。

3 原文传递

https://ieeexplore.ieee.org/document/10904819