1 工作简介

         ——应用于可插拔光模块的低延时200 Gb/s异质收发芯片

宽带有线通信技术是支撑人工智能数据中心（AI-DC）的关键技术。电互连和光互连技术在AI-DC应用中呈现出高数据率、大带宽和光电融合的发展趋势，推动核心高速有线通信SerDes接口芯片迈向单通道200G的数据传输速率。在单通道100G的数据传输速率下，为了降低应用于数据中心的可插拔光收发器的总成本和功耗，业界开始使用线性驱动可插拔光模块（Linear-Drive Pluggable Optics, LPO），如图1(a)所示，避免使用重定时器（Retimer）以及数字信号处理器（Digital Signal Processer, DSP），完全依赖交换机中专用集成电路（Application-Specific Integrated Circuit, ASIC）的DSP进行信号处理和信道均衡，因此，LPO在单通道100G的数据传输应用中在功耗方面具有极大的优势。然而，随着单通道传输数据速率翻倍，即使是极短距（Very Short Reach, VSR）传输通道的信道损耗也会增加约14 dB，此时，仅靠ASIC中的DSP无法实现对应的信道损耗补偿，因而LPO方案在实现单通道200G的数据传输应用中受到了极大的挑战。而对于传统的重定时方案（Retimed Pluggable Optics, RPO），如图1(b)所示，可插拔光模块中集成有DSP，能够应对具有约30 dB插入损耗的VSR信道。但这会导致重定时方案具有极大的数据延迟，而这与AI训练和推理等应用场景所要求的极低延迟相违背。

西安交通大学桂小琰教授团队针对上述两种解决方案的问题提出一种用于可插拔光模块的新型异质集成单通道200G收发机芯片组架构，如图2所示。该架构通过将SiGe工艺设计的超高速模拟复用器/解复用器芯片（Analog Multiplexer/Demultiplexer, AMUX/ADEMUX）以及基于CMOS工艺实现的高速SerDes收发芯片异质集成在光模块中，在光传输侧实现单通道200G数据传输速率，同时由于电传输侧依旧是单通道100G数据速率传输，因此电收发侧并不会受到信道损耗随数据速率翻倍而加剧的影响。除此之外，由于所提出的异质集成收发机采用的是混合信号架构而非DAC/ADC架构，因此该异质集成单通道200G RPO方案能够实现更低的数据延迟，同时与传统重定时解决方案相比具有相似的能效比。

所提出的RPO方案与传统重定时方案的数据延时和系统能效比如图2所示。对于传统重定时方案而言，系统延时为65-70 ps左右，系统能效比为11.5 pJ/bit，其中ASIC SerDes为5 pJ/bit，光模块中SerDes为3.5 pJ/bit，光数字信号处理器（Optical Digital Signal Processor, ODSP）为3 pJ/bit。而所提出的异质集成RPO方案，系统延时小于10 ns，系统能效比为10.75 pJ/bit，其中ASIC SerDes为4 pJ/bit，光模块中SerDes为2  pJ/bit（发射机为0.92 pJ/bit，接收机为1.08 pJ/bit），AMUX/ADEMUX为4.75 pJ/bit（AMUX为2.4 pJ/bit，ADEMUX为2.35  pJ/bit）。

图2. 所提出的异质共封装RPO解决方案。

如图3所示为最终的200 Gb/s PAM4异质集成收发机采用共6颗芯片进行共封装和测试。如图4所示100 Gb/s PAM4 CMOS发射机芯片测试结果，在100 Gb/s传输数据率下，差分眼图的最小眼高大于83 mV，同时具有良好的线性度，RLM达到99.8%，28 GHz时钟模眼图的随机抖动为198 fs_rms，确定性抖动为0.73 ps_pp，总抖动为3.44 ps_pp。图 5展示了异质互连发射机在不开AMUX芯片FFE时的输出眼图，可以看到在约6 dB的信道插损下，输出200 Gb/s信号时眼图闭合，差分输出摆幅为480 mV_ppd。开启AMUX芯片内FFE时的输出200 Gb/s眼图睁开，摆幅为340 mV_ppd，RLM达到99.2%。

图3. 200 Gb/s PAM4异质集成收发机芯片照片。

图4. 100 Gb/s PAM4 CMOS发射机芯片输出眼图测试结果。

图5. 200 Gb/s PAM4发射机输出眼图测试结果。(a) 无FFE均衡；(b) 2-tap FFE均衡。

图6. 输入数据为200 Gb/s PAM4时模拟解复用器的输出眼图测试结果。

图7. 输入数据为200 Gb/s PAM4采用PRBS-7, PRBS-15和 PRBS-31测试的浴盆曲线。

基于本工作所提出的200 Gb/s PAM-4收发器，图2所示链路的系统综合能效经测算可达10.75 pJ/b；相比之下，即便采用5 nm和3 nm FinFET工艺所对应的重定时RPO解决方案链路综合能效则分别为 12.69 pJ/b 和 13 pJ/b。本成果也是国际上首款面向单通道 200 Gb/s PAM-4收发器的异质共封装SerDes解决方案，可实现10.75 pJ/b的最优系统能效，以及小于10 ns的最优系统延时。

部分研究成果以“A Low-Latency 200-Gb/s PAM4 Heterogeneous Transceiver in 130nm SiGe BiCMOS and 28nm CMOS for Retimed Pluggable Optics”为题，于2025年2月发表在集成电路领域顶级会议International Solid-State Circuits Conference (ISSCC)，并扩展发表至集成电路领域顶级期刊IEEE Journal of Solid-State Circuits (JSSC)。

2 主要作者简介

通讯作者

桂小琰，西安交通大学微电子学院教授，博士生导师，IEEE高级会员，陕西省中青年科技创新领军人才。

博士毕业于加州大学尔湾(UC Irvine)，2008-2012年在美国博通公司(Broadcom)任设计工程师和主任科学家，现任陕西省电子器件与高端芯片重点实验室副主任，主要研究领域为极高速有线通信/光通信互连接口集成电路芯片和无线通信集成电路芯片设计。在国际固态电路会议(ISSCC)、固态电路学报(JSSC)等国际权威学术期刊和会议发表论文70余篇，授权中国发明专利8项，美国发明专利1项；近5年在主要研究领域主持国家自然科学基金等各类纵向科研项目和华为、中兴微电子、阿里平头哥等企业资助三十余项，完成112-Gb/s、200-Gb/s SerDes收发机系列芯片等国际领先研究成果，其中包括全球首款异质共封装的200-Gb/s收发芯片。获得国家级教学成果二等奖1项，陕西省高等教育教学成果特等奖1项，二等奖1项，华为技术有限公司火花奖1项，陕西省高等学校科学技术研究优秀成果二等奖1项。https://gr.xjtu.edu.cn/en/web/xy.gui/home

3 原文传递

https://ieeexplore.ieee.org/document/10904643