1 工作简介

         ——全球首款面向6G的全消息传递动态可配置基带ASIC芯片

由张川教授、尤肖虎院士领衔，东南大学/紫金山实验室联合团队在国际上首次成功研制：基于贝叶斯推理的动态可配置移动通信基带信号处理ASIC芯片（BayesBB），成果发表于集成电路领域顶级期刊IEEE Journal of Solid-State Circuits（JSSC）。

该芯片首次引入基带信号处理统一消息传递算法与ASIC芯片实现统一架构，通过动态配置单一ASIC芯片内核，分别实现信道估计、大规模MIMO检测、信道译码等基带核心模块的实时处理功能，且具备并行扩展能力，可支持128 × 128天线及以上的超大规模6G MIMO系统。相比传统的基带ASIC芯片，该芯片实现了吞吐率、面积/能量效率的量级提升，单一芯片吞吐率达9.6 Gb/s，支持3GPP标准全栈码型/译码/校验模式，以及多场景、多速率适配，可有效支撑5G/6G全栈协议与全场景应用。

“十五五”规划建议提出前瞻布局6G未来产业，其核心硬件——基带芯片直接承载着信号处理、协议解析与多业务适配等关键功能。传统的ASIC基带电路实现路径因缺乏灵活性，难以应对5G/6G场景极度差异化、物理层可选传输格式繁多的挑战。而数字信号处理器（DSP）虽然具备灵活可编程性，但面临功耗大、成本高等瓶颈。因而，迫切需要探索灵活可配置的基带ASIC解决方案。

针对上述挑战，研究团队从理论层面挖掘基带模块间算法共性，创新提出基于贝叶斯推理的消息传递基带算法统一框架：将信道估计、大规模MIMO检测、信道译码等基带处理核心模块统一建模为因子图模型。并以此为基础，成功研制全球首款全消息传递动态可配置基带ASIC芯片。通过全局优化的消息传递机制，从根本上解决了传统基带处理模块分立实现所导致的性能损失、模块电路无法复用所导致的硬件效率低下、以及基带处理ASIC芯片配置灵活性不足等问题，开辟了移动通信基带信号处理电路实现领域的全新途径，具有重要的科学创新价值与广阔的产业应用前景。

图2. BayesBB芯片的架构创新：全展开消息传递与高速接口架构。

创新点一：提出基于贝叶斯推理的全消息传递统一算法，实现基带算法性能跃升

针对传统基带处理中，不同模块采用分立算法导致的性能损失与硬件效率低下问题，研究团队开创性地将信道估计、大规模MIMO检测、信道译码等核心基带模块统一建模为因子图模型。该算法框架通过统一的消息更新公式推导各模块核心逻辑，使基带信号处理在统一数学模型下完成全局优化，避免分立算法的局部最优瓶颈。实验表明，针对3GPP LDPC编码（码长1024、码率0.5）的128 × 64 256-QAM MIMO系统，在误帧率为10^-4时：相比于传统方案，全消息传递基带算法可获得2.4 dB以上性能增益，显著提升系统可靠性。

创新点二：创新设计全展开消息传递与高速接口架构，达成高吞吐率与超低时延

为满足6G对高吞吐、低时延的量级提升需求，BayesBB芯片创新架构突破。首先，芯片集成IEEE 802.3万兆以太接口，搭载10.3125 Gb/s SerDes，配合流水线化预处理单元与高斯近似消息传递（GAMP）信道估计模块，最终实现高达9.6 Gb/s的吞吐能力。其次，芯片高效平衡MIMO置信传播（BP）检测模块并行阶数与关键路径，有效降低处理时延。针对8 × 4 16-QAM MIMO配置，芯片创新引入五级迭代流水线，检测时延仅需1.44 ms，芯片系统时延低至1.61 ms，满足3GPP用户时延低于2 ms的要求。

创新点三：打造灵活可配置的芯片架构，适配多样化6G应用与规模化系统扩展

为适配6G多场景应用需求，芯片具备高度灵活的可配置特性。其架构全面支持3GPP两类标准码（LDPC码和极化码），且可灵活配置迭代次数、码率、CRC校验模式等参数，适应不同场景。同时，该芯片具备卓越的系统级扩展能力：仅需阵列扩展16片BayesBB芯片，即可支撑128 × 128及以上的超大规模6G无蜂窝MIMO试验系统。频谱效率超100 b/s/Hz，相较于5G频谱效率（15 b/s/Hz）实现量级提升。该芯片已通过全链路系统级测试，成功实现4K高清视频等超带宽实时数据传输与演示。

图3. （a）支撑128 × 128及以上的超大规模6G无蜂窝MIMO试验系统；（b）芯片吞吐率峰值测试；（c）大规模MIMO系统中OFDM子载波的实测结果，该系统遵循3GPP标准，中心频率为3.65 GHz；（d）BayesBB芯片实现4K高清视频实时无线传输。

与文献报道的基带ASIC芯片相比，BayesBB芯片在关键指标上实现了量级提升：检测模块吞吐率提升24.2倍，译码模块面积效率提升9.4倍、能量效率提升10.9倍。该成果标志着我国在面向6G的基带ASIC芯片设计领域取得了重要突破。不仅为6G系统的商用部署提供了高吞吐、低时延、可配置的硬件基石，其“算法统一、架构可配、系统扩展”的设计理念也赋能基带ASIC芯片“平滑式代际演进”，为通信基带芯片开辟了一种全新的设计范式。该工作与展讯通信（上海）有限公司、宸芯科技股份有限公司、北京智芯微电子科技有限公司等企业深度合作，已完成面向产业化应用的工程验证，并体现了明显优势。

图4. BayesBB芯片与文献报道的基带ASIC芯片比较。

图5. BayesBB芯片显微照片及规格参数。

成果会议版本在2024年发表于被誉为“集成电路奥林匹克”的IEEE International Solid-State Circuits Conference（ISSCC），入选Processor Session并受邀进行Demo展示；杂志版本在2025年以题为“BayesBB: A 9.6-Gb/s 1.61-ms Configurable All-Message-Passing Baseband-Accelerator for B5G/6G Cell-Free Massive-MIMO Systems”发表于集成电路领域顶级期刊IEEE Journal of Solid-State Circuits（JSSC）。东南大学/紫金山实验室张艺、周文岳为论文共同第一作者；东南大学/紫金山实验室张川教授和尤肖虎院士为共同通讯作者。该工作得到了国家自然科学基金重点项目、江苏省自然科学基金重大专项与杰青项目、国家实验室重大项目等资助。

基带芯片发展至今，从传统专用芯片到可编程DSP芯片，从模块分立设计到系统级集成，芯片架构持续演进。面对6G多场景、多速率、多传输格式的极致差异化需求，BayesBB芯片通过“算法统一+架构可配”的协同创新，实现高性能、低时延与高配置性的全面提升，解决未来通信系统“场景多样化”与“硬件通用化”的核心矛盾，为全球6G基带ASIC芯片的发展开辟了一条“高效能、可演进”的全新技术路径，更成为推动芯片向场景自适应、代际平滑升级的关键引擎。

2 主要作者简介

通讯作者

张川，东南大学教授，紫金山实验室课题联合负责人，国家高层次青年人才。

主要从事面向AI通信算力需求的算法、芯片与工具链的研究工作。移动信息网络国家科技重大专项首席科学家。获国家自然科学基金重点/优青项目、强国青年科学家、算力中国·青年先锋人物、6G星辰·青年科学家、中国工程院“中国工程前沿杰出青年学者”、中国青年五四奖章集体等。担任IEEE电路与系统学会杰出讲师/CASCOM技术委员会主席、IEEE JETCAS高级编委会委员、IEEE TMC指导委员会委员、及IEEE ISCAS Tutorial Speaker等。担任IEEE TCAS-II/TSP/OJCAS/JETCAS副主编，IEEE ICCT/WCSP/SiPS（共）主席等。

通讯作者

尤肖虎，东南大学教授，紫金山实验室主任，鹏城实验室副主任，中国科学院院士。

长期从事移动通信理论与实践研究，1999年起先后任国家863计划3G、4G及5G专家组组长、宽带通信与新型网络国家重点研发计划专家组组长兼6G专项总体专家组负责人、新一代宽带无线移动通信网国家重大科技专项副总师等。作为第一完成人，获国家技术发明一等奖及二等奖、国家科技进步二等奖；2021年获英国工程技术学会IET成就奖，2014获陈嘉庚科学奖；2011年入选IEEE Fellow。先后任国际通信领域旗舰会议IEEE ICC 2019和WCNC 2014大会主席。

3 原文传递

https://ieeexplore.ieee.org/document/11045284