1 工作简介

         ——面向未来高速互连接口的多相位时钟生成技术

人工智能训练和推理的爆炸式发展要求算力芯片间完成海量数据交互，保证高速互连接口数据率持续提升对支持人工智能算力芯片的发展至关重要。数据通路和时钟通路同时决定互联接口的数据率，实现宽频带覆盖低噪声的时钟生成电路是保证互连接口数据率的底层关键技术之一。

为突破晶体管截止频率(f_T)饱和对时钟生成电路频带覆盖的限制，复旦大学研究团队首次提出了基于注入锁定双反馈环路环形振荡器的多相位时钟产生电路拓扑。双反馈多环耦合电路拓扑解耦了频率产生反馈环路和相位对齐反馈环路，从而克服传统单环振荡器频率和相位数相互制约的瓶颈，并且能够通过模块化拓展实现任意输出相位数，突破了晶体管本征频率对于接口电路采样率的限制，相比传统时钟产生方案实现采样率多倍提升，为400G/800G/1.6T接口电路的持续演进提供底层支撑技术。

基于28 nm CMOS工艺，研究组设计、流片并测试了覆盖8/16相位输出、8-28 GHz频率的系列原型芯片，实现了在奈奎斯特积分区间内小于38 fs的超低时钟抖动和小于1.5°的无校准高相位精度，优于国内外已公开发表的5 nm、7 nm等先进工艺制程下的多相位时钟工作，等效采样率相较于其他基于先进工艺制程的设计提高超过100%，验证了采用成熟工艺节点通过电路架构创新超越先进工艺性能的可行性。

部分研究成果以“An 8-to-28GHz 8-Phase Clock Generator Using Dual-Feedback Ring Oscillator in 28nm CMOS”为题，于2025年2月发表在集成电路领域顶级会议IEEE International Solid-State Circuits Conference（ISSCC），并受邀发表在集成电路领域顶级期刊IEEE Journal of Solid-State Circuits（JSSC）。

图2. 基于延时锁相环多相注入锁定双反馈环路环形振荡器电路架构示意。

图3. 基于双反馈环形振荡器技术解耦频率与相位产生环路及相位可拓展性（4相位→8相位）原理示意。

图4. 8相位时钟产生电路相位抖动测试结果。

2 主要作者简介

第一作者

田野辰，IEEE 研究生会员，复旦大学在读博士生。

2022年在华东师范大学获得学士学位。他的研究兴趣集中在高速模拟和混合信号集成电路设计方面，包括多相时钟发生和分布电路以及用于有线和串行器/解串器的高速模数转换器。

通讯作者

许灏，复旦大学青年研究员，博士生导师，IEEE高级会员。

2010年复旦大学微电子学本科学位，2018年加州大学洛杉矶分校电子与计算机工程博士学位，长期从事射频、模拟以及混合信号集成电路设计研究。2017-2019年在Broadcom全职参与研发基于DSP的高速Serdes接口，2019-2021年于Apple全职参与研发高性能无线通信芯片，2021-至今于复旦大学微电子学院全职工作，承担重点研发计划青年科学家项目、自然科学基金委重大研究计划培育项目等国家项目及课题，发表IEEE JSSC、IEEE ISSCC等国际高水平期刊和会议论文30多篇。

通讯作者

闫娜，复旦大学特聘教授，博士生导师，国家级领军人才，IEEE高级会员。

2002年和2007年获得复旦大学学士和博士学位，2007年留校工作至今。2011-2012年美国加州大学洛杉矶分校访问学者，从事毫米波收发机和射频互连收发机的设计。在国际高水平学术期刊和会议发表论文100余篇，授权发明专利30余项。主持军科委重点项目、国家重点研发计划、国家自然科学基金重点项目等在内的国家和省部级项目20余项。她的研究重点是高集成度模拟射频与混合信号集成电路设计。

3 原文传递

https://ieeexplore.ieee.org/document/10904739