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中国半导体十大研究进展候选推荐（2023-045）——每步多比特转换的高速SAR ADC

已有 480 次阅读 2024-1-3 10:52 |系统分类:论文交流

1 工作简介

——每步多比特转换的高速SAR ADC

高速ADC是现代通信系统和测量设备的核心模块，得到了产业界和学术界的广泛关注。逐次逼近型（SAR）ADC由于其低功耗特性以及受益于集成电路加工工艺的尺寸缩小，变得越来越流行。但是受限于其逐次比较的特性，SAR ADC在转换速度上受到限制。每步多比特转换（Multi-bit/Cycle）的SAR ADC可以每一步完成多位量化，显著提升了SAR ADC的吞吐速率。传统的Multi-bit/Cycle SAR ADC 通常需要多个参考DAC或者是输入DAC，这带来了额外的硬件开销以及动态失配，限制了Multi-bit/Cycle SAR ADC实现的最高精度。澳门大学模拟与混合信号超大规模集成电路国家重点实验室的陈知行副教授、张明磊助理教授团队在国际上首次提出单个输入/参考DAC的5-bit/Cycle的高速SAR ADC。使用时间域量化技术配置每个比较周期的时间满量程范围，从而实现仅使用一个标准的SAR DAC完成每步5比特的量化。上述满量程配置是通过一个电压到时间（V2T）缓冲器完成，该缓冲器同时充当了SAR ADC采样与量化之间的天然隔离，有益于提升SAR ADC的带宽和高频输入性能。由于V2T缓冲器的性能制约整个SAR ADC的精度，因此提出了一种两级补偿的线性化处理机制。提出的新型架构极大改善了传统Multi-bit/Cycle SAR ADC精度受限的难题。

_{图1. 提出的每步5 bit量化的SAR ADC 架构。}

_{图2. 芯片显微照片。}

本设计在28 nm CMOS工艺下加工，通过两通道交织实现了2.8 GS/s的转换速度，在Nyquist输入下实现了51.8 dB的SNDR和72.4 dB的SFDR，实现了20.3 fJ/conversion-step的转换能效。得益于提出的V2T缓冲器，该ADC实现了大于3 GHz的有效输入带宽。该设计也展示了较强的环境温度和电源波动鲁棒性。

_{图3. 与世界先进水平的对比。}该成果以“A 52.5-dB 2× Time-Interleaved 2.8-GS/s SAR ADC With 5-bit/Cycle Time-Domain Quantization and a Compact Signal DAC”为题发表于2023年12月的IEEE Journal of Solid-State Circuits上。博士研究生赵宏志为论文第一作者，陈知行副教授和张明磊助理教授为论文通讯作者。该工作得到了澳门科技发展基金与澳门大学研究基金的支持。

2 作者简介

通讯作者

陈知行，IEEE senior 会员，1985年出生于中国澳门。

在2008年他取得了美国华盛顿大学（西雅图）电子工程学士学位。分别于2012年和2015年在澳门大学取得硕士和博士学位。他目前是澳门大学模拟与混合信号超大规模集成电路国家重点实验室的副教授和IEEE固态电路澳门分会的主席。因其在微电子方面的研究成果，共获得了5次澳门科学技术发展基金的技术发明奖。2022 年度高等学校科学研究优秀成果奖（科学技术）自然科学奖一等奖。他是2015年IEEE固态电路协会预博士成就奖的得奖者，也是2014年欧洲固态电路会议最佳论文奖的共同获奖者。他的指导学生获得了2020亚洲固态电路会议学生设计竞赛——杰出设计奖。他在数据转换器、时钟及ToF电路设计领域共有22篇固态电路期刊（JSSC）和18篇国际固态电路会议（ISSCC）论文。他是2023亚洲固态电路会议的技术评审委员。他的研究兴趣包括高速奈奎斯特、噪声整形ADC和低抖动时钟电路。