中国科学院微电子研究所微电子器件与集成重点实验室刘明院士、张锋研究员团队与北京理工大学集成电路与电子学院王兴华副教授团队在三维存算一体芯片领域取得突破。该团队首次设计实现了基于三维垂直结构阻变存储器的存算一体宏单元芯片，通过完整的实验结果证明了三维阻变存储器不但可以完整的实现存算一体技术，同时证明了其在低功耗以及高算力、高密度方面的优势。2022年7月26日，该研究成果以"A Computing-in-memory macro with three dimensional resistive random-access memory"为题发表于电子领域顶级国际期刊《自然 电子》(Nature Electronics)。

近年来，随着芯片工艺制造的进步，工艺制程逐渐接近物理极限，深度神经网络的发展使得计算量和参数量呈指数上升，阻变存储器应用于大规模神经网络面临多个挑战。由于卷积神经网络权值数量不断增加，阻变存储器的面积开销越来越大。对于多值大规模阻变存储器阵列，当参与乘累加计算的阻变单元数量很大时，由于阻变单元电导漂移而产生的误差累积更严重。三维阻变存储器阵列由于制造工艺难度更大，使得阻变单元与电路协同设计实现困难。

针对上述问题，本文设计实现了一个基于三维垂直结构阻变存储器的存算一体宏单元芯片。图1展示了其单元结构，本结构采用三维阻变存储器与外围运算电路堆叠结构，能够实现1bIN-2bW、4bIN-5bW和8bIN-9bW的乘累加计算精度的基于三维垂直阻变存储器阵列的存算一体功能。

图1. 基于三维垂直结构阻变存储器的高精度存算一体宏单元。

如图2所示，将多值自选通（Multi-level self-selective, MLSS）三维垂直阻变存储器与抗漂移多位模拟输入权值乘（ADINWM）方案相结合，实现了高密度计算；在抗漂移多位模拟输入权值乘方案基础上提出了电流幅值离散整形（CADS）电路用于增加读出电流的感知容限（SM）用于后续精确的模拟乘法计算，解决了由于三维阻变存储器阵列单元电导波动引起读出电流失真。

图3. 芯片测试平台。

图4展示了该宏单元的能效情况，该工作在1bIN-2bW、4bIN-5bW和8bIN-9bW精度配置下分别取得了62.11 TOPS/W、29.94 TOPS/W和8.32 TOPS/W的能效。该宏单元中计算位密度为58.2 bit/um²，可以看到，该三维阻变存储器阵列单元密度比前人基于二维阻变存储器的计算密度也高出多倍。

最终通过实验证明，基于三维垂直结构的阻变存储器的存算一体结构，不但能够实现高密度的计算密度，还可以实现低功耗高能效的存算一体结构，在三维神经网络计算方面尤其独有的技术优势，未来在边缘智能计算领域有很好的应用前景，将很大程度上拓展存算一体方向的发展应用空间。

中科院微电子研究所霍强博士生为第一作者，北京理工大学杨镒铭为共同第一作者，中科院微电子研究所张锋研究员和北京理工大学王兴华副教授为共同通讯作者。

通讯作者

张锋，中国科学院微电子研究所研究员，博士生导师。

通讯作者

王兴华，博士，北京理工大学集成电路与电子学院副教授，北京理工大学重庆微电子研究院副院长。

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