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半导体学报2022年第10期——中文导读
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综述
1 有机电光聚合物材料与有机混合电光调制器
中央民族大学薄淑晖教授课题组设计合成了一系列具有强给电子体的高性能有机电光分子，将其掺杂到聚合物后电光系数最高可达358 pm/V。此外，采用本组合成的有机电光材料（r33=150 pm/V）来研制硅有机混合电光调制器，通过仿真得到其半波电压长度积（VπL）为0.45 V·mm，带宽达到了70 GHz，展现出了有机电光材料优越的性能。有机电光（聚合物）材料在表面等离激元有机混合电光调制器方面展现出了突出优势，将有机电光材料超高电光系数和等离激元特性相结合，使调制器尺寸缩短至几十微米，带宽达到500 GHz成为现实，与CMOS兼容有望实现真正的光电混合集成。
该文章以题为“Organic electro-optic polymer materials and organic-based hybrid electro-optic modulators”发表在Journal of Semiconductors上。
文章信息：
Organic electro-optic polymer materials and organic-based hybrid electro-optic modulators
2 固态器件中的热整流的研究进展
文章信息：
A review of thermal rectification in solid-state devices
Faraz Kaiser Malik, Kristel Fobelets
研究论文
3 基于准一维ZrSe3的偏振敏感光电探测器
近年来，过渡金属硫属化合物（TMDCs）由于其可调谐的光学、光电和物理化学性质备受关注。作为 TMDCs中的一员，过渡金属三硫属化合物 (MX3)通过范德华力构成了一个独特的材料家族，其中M代表IV、V 或 VI 族的金属原子，X代表硫族原子（S、Se或Te）。MX3化合物由于其结构的各向异性，具有很强的面内光学和电学各向异性特性。目前，大多数偏振光电探测器通过偏振光学阵列实现了高消光比。然而，这些偏振光电探测器面临成本过高和制造工艺复杂等问题。所以低对称性的低维半导体材料如MX3化合物，凭借其面内光电强各向异性在直接式偏振光电探测器领域展示出应用潜力，相关研究有助于偏振光探测器向小型化和集成化方向发展。
近日，中国科学院半导体研究所魏钟鸣研究员和刘建国研究员等合作通过化学气相传输（CVT）的方法生长出高质量的ZrSe3晶体，并制备了具有偏振敏感性的准一维ZrSe3光电探测器。这项工作系统地研究了准一维半导体ZrSe3晶体结构、光学以及光电各向异性。结果表明，准一维ZrSe3光电探测器具有从紫外到近红外区域的宽光谱响应，并在532 nm波长下表现出优异的光电特性，光响应度与探测率分别达到11.9 mA·W-1，106 Jones。此外，ZrSe3偏振光电探测器在 808 nm 处的消光比约为1.1。该研究表明准一维ZrSe3在光电应用和偏振探测器方面具有巨大的潜力。
该文章以题为“Polarization sensitive photodetector based on quasi-1D ZrSe3”发表在Journal of Semiconductors上。
文章信息：
Polarization sensitive photodetector based on quasi-1D ZrSe3
Xingang Wang, Tao Xiong, Kaiyao Xin, Juehan Yang, Yueyang Liu, Zeping Zhao, Jianguo Liu, Zhongming Wei
J. Semicond. 2022, 43(10): 102001 doi: 10.1088/1674-4926/43/10/102001
4 大面积二维WTe2薄膜的合成与电磁输运
二维拓扑绝缘体，即量子自旋霍尔绝缘体，由于可以支持非耗散电子传输，在下一代低损耗电子器件领域发挥重要作用。其中二碲化钨(WTe2) 是一种独特的具有微小复杂费米表面的半金属，具有非饱和磁阻、高压下超导、各向异性磁电阻等性质，在场效应晶体管的沟道材料、数据存储等方便有广泛的应用。由于WTe2薄膜从少层到单层具有不同的特性，于是制备出厚度可控的、具有大尺寸、高结晶度、少缺陷超薄 WTe2材料具有重要意义 。目前报道的少层/单层WTe2 薄膜制备方法有剥离法、MBE、CVD 、PLD和磁控溅射-CVD二步法。据报道，CVD法可制备出1*1cm2，约5层的大面积WTe2 薄膜，而MBE可以得到结晶度较高的单层WTe2薄膜，PLD制备的WTe2薄膜非饱和磁阻达到321%，磁控溅射-CVD二步法可制备出约5层的大面积多晶WTe2薄膜，为两步法制备WTe2薄膜打下基础。然而，目前尚未有对WTe2薄膜制备过程中的薄膜厚度控制的研究。
近日，中国科学院微电子研究所夏洋研究员课题组使用ALD-CVD两步法在蓝宝石衬底上制备了高质量WTe2薄膜。首先制备出 W 单质薄膜，再在不同碲化温度下对其进行碲化。他们在该工作中研究了碲化温度对碲化反应的影响，发现碲化温度较低，化学气相反应速率受到限制。碲化温度达到570 ℃时，碲化钨开始分解。在 550 ℃的碲化温度下得到在（001）结晶取向较好的碲化钨薄膜。通过对其进行电磁性能测试，发现了不饱和磁阻现象，非饱和磁阻达到112.8%，分析碲化钨薄膜处于绝缘状态以及 MR 较小，均由于碲化钨暴露空气氧化。
由于ALD 的自限制性可以实现良好的膜厚控制，通过对 ALD 技术对 W 单质薄膜的减薄，可以实现对钨薄膜的进一步减薄，实现厚度原子级控制。通过对温度的研究控制，实现不同厚度碲化钨薄膜的生长，对厚度可控的、均匀大面积二碲化钨薄膜的制备具有重要意义。
该文章以题为“Synthesis and electromagnetic transport of large-area 2D WTe2 thin film”发表在Journal of Semiconductors上。
图1. 550 ℃碲化温度下制备的WTe2薄膜的 (a) R-T曲线；(b) MR曲线。
文章信息：
Synthesis and electromagnetic transport of large-area 2D WTe2 thin film
Yumeng Zhang, Zhejia Wang, Jiaheng Feng, Shuaiqiang Ming, Furong Qu, Yang Xia, Meng He, Zhimin Hu, Jing Wang
5 250 K下的高光子探测效率InGaAs/InP单光子雪崩二极管
高光子探测效率、低暗计数率InGaAs/InP单光子雪崩二极管（SPAD）是近红外量子通信的主要器件。然而，由于材料生长质量和雪崩过程不确定性的限制，高探测效率和低暗计数率很难同时满足。SPAD的光子探测效率同时受到外量子效率和雪崩概率的影响。通过采用厚的InGaAs吸收层、DBR-mental反射镜等结构可以显著提高器件的外量子效率，但光子探测效率仍受到碰撞电离过程中增益的概率分布限制。但高光子探测效率和低暗计数率仍是相互矛盾的问题。SPAD的光子探测效率和暗计数率随着器件工作过偏压的增大而逐渐增大，而暗计数率增大的速度要大于光子探测效率。所以，在低过偏压工作状态下尽可能地检测低增益光子事件，是提高SPAD光子探测效率同时不增加暗计数率的有效方法。这种情况下需要确保系统的噪声处于很低的水平，保证在以低鉴别电平检测光子计数事件时不受SPAD容性响应噪声的影响。
近日，中国科学院半导体研究所杨晓红研究员课题组研制出了工作在248 K下的高光子探测效率、低暗计数率InGaAs/InP SPAD。通过采用2.2 μm的厚InGaAs吸收层，得到大于80%的外量子效率。同时采用双SPAD并联平衡和单周期正弦脉冲门组成的门控淬灭电路，很好地抑制了器件容性响应产生的共模噪声。整个测试系统的噪声幅值小于1.5 mV，使探测低增益光子事件成为可能。在低过偏压下，实现了高光子探测效率和较低的暗计数率。247 K，暗计数率为43.8 kHz时，光子探测效率达到55.4%，噪声等效功率6.96 × 10-17 W/Hz1/2。和同类型器件相比，该器件在较高温度下实现了更高的光子探测效率和更低的噪声等效功率。
该文章以题为“High photon detection efficiency InGaAs/InP single photon avalanche diode at 250 K”发表在Journal of Semiconductors上。
High photon detection efficiency InGaAs/InP single photon avalanche diode at 250 K
Tingting He, Xiaohong Yang, Yongsheng Tang, Rui Wang, Yijun Liu
J. Semicond. 2022, 43(10): 102301 doi: 10.1088/1674-4926/43/10/102301
6 利用200 mm晶圆工艺平台集成制备的高性能自旋轨道矩MRAM器件
北京航空航天大学赵巍胜教授和曹凯华助理教授课题组与致真存储（北京）科技有限公司研发团队合作在自旋轨道矩MRAM器件方面取得重要进展，相关研究结果以“利用200 mm晶圆工艺平台集成制备的高性能自旋轨道矩MRAM器件”（Integration of high-performance spin-orbit torque MRAM devices by 200-mm-wafer manufacturing platform）为题，并作为封面文章在Journal of Semiconductors (《半导体学报》) 2022年第10期发表。
磁性随机存取存储器（MRAM）作为一种新兴的非易失性存储器，具有高读写速度、高续航能力、长存储时间和低功耗等特点。近年来TSMC、SAMSUNG、GlobalFoundries等大型半导体厂商也在MRAM领域积极布局。一方面传统的嵌入式闪存（e-flash）是基于先擦除后写入的方式，每个擦写单元的擦除次数有限，会因为擦除次数过多而被磨损，进而影响整个e-flash的生命周期，同时e-flash在28 nm CMOS技术节点以下成本过高。相比之下MRAM具有可实现近乎无限次写入的优势，成本较低，因此，MRAM成为替代e-flash的重要解决方案。另一方面，MRAM也可替代SRAM以解决先进CMOS节点的潜在漏电问题。然而，目前比较成熟的Toggle-MRAM和自旋转移矩MRAM（STT-MRAM），由于写入速度限制和可靠性问题，很难取代L1或L2缓存。为了解决以上问题，研究人员提出了在三端器件中读写路径分离的自旋轨道矩MRAM（SOT-MRAM），从本质上解决了高写入电流导致的读错误和隧道结老化问题。
图1. SOT-MRAM器件结构及工艺流程图。
针对上述挑战，本工作通过调整BEOL工艺后衬底的粗糙度，成功实现了BEOL与SOT-MTJ器件的集成，并通过调整刻蚀工艺参数使得MTJ刻蚀精准停止在底电极层，保证了晶圆内器件的短路率低于5%，同时刻蚀对MTJ的损伤较小。最终成功制备了8英寸晶圆级可实现无场翻转的高性能SOT-MRAM器件，并对器件的磁学和电学性能（单器件和晶圆级）进行了系统的测试。器件各项指标与台积电2022年7月在VLSI会议上报道的8 Kb SOT-MRAM器件性能相当，在国内外处于领先地位。具体的，本工作首先测试了单器件的磁学和电学性能，在R-H和R-V测试中，器件TMR达到100%；晶圆级器件性能的均匀性RSOT sigma ~ 18%，TMR sigma ~ 7%，JSW sigma ~ 20%；器件短路率小于5%，Rap和Rp阻值间距~ 5 Rp sigma，满足存储器对器件的读写要求。在改变MTJ长轴大小时，发现器件翻转电流随长轴增大而逐渐增大，利用分流模型成功解释了器件翻转电流和MTJ尺寸的依赖关系。同时测试了器件翻转电流与电流脉宽之间的依赖关系，得到器件的原始翻转电流JC0 ~±38 MA/cm2；在器件的耐久性测试中，写入1010次电流后，测试器件底电极电阻、P态电阻和AP态电阻变化小于1%，具有良好的耐久性；利用磁场测得器件的热稳定因子Δ ~ 100，退火方法测试器件在工作温度85 ℃下的热稳定因子Δ ~ 55，以上结果均表明流片的器件满足十年期的存储要求。
图2. SOT-MRAM器件的电学和磁学性能测试；晶圆级RSOT、MR、JSW分布图和相应的CDF曲线；P态和AP态阻值的分布图。
文章信息：
Integration of high-performance spin-orbit torque MRAM devices by 200-mm-wafer manufacturing platform
Hongchao Zhang, Xiangyue Ma, Chuanpeng Jiang, Jialiang Yin, Shuqin Lyu, Shiyang Lu, Xiantao Shang, Bowen Man, Cong Zhang, Dandan Li, Shuhui Li, Wenjing Chen, Hongxi Liu, Gefei Wang, Kaihua Cao, Zhaohao Wang, Weisheng Zhao
J. Semicond. 2022, 43(10): 102501 doi: 10.1088/1674-4926/43/10/102501
7 碳化硅衬底中的亚表面损伤
半导体碳化硅（4H-SiC）具有禁带宽度大、击穿场强高、电子迁移率高、热导率高和化学稳定性好等优异性能，已在电力电子、射频微波和量子信息等领域展示了重要的应用潜力。4H-SiC衬底是各种4H-SiC器件的基础材料，其机械加工过程主要包括切片、研磨和化学机械抛光。由于4H-SiC的高硬度和高脆性，在其机械加工过程中容易产生大量损伤。即使化学机械抛光可使4H-SiC衬底具有适宜外延生长的光滑表面，但是在其亚表面区域仍可能存在损伤。这些亚表面损伤在后续4H-SiC外延薄膜生长中可作为位错的形核点，严重影响4H-SiC外延薄膜的质量。目前，4H-SiC衬底的亚表面损伤的性质及其产生原因尚不明确，导致研究者们难以针对性地开发新型的加工工艺予以消除。因此，准确识别4H-SiC衬底中的亚表面损伤，并阐明其性质和起源，对于提高4H-SiC衬底质量具有重要意义。
近日，浙江大学杨德仁院士团队的皮孝东教授和王蓉研究员等人通过光化学腐蚀实现了4H-SiC衬底中亚表面损伤的准确识别，并通过拉曼光谱和熔融碱腐蚀分析了亚表面损伤的性质。研究结果表明，亚表面损伤仍是晶态的，只是受到了应力作用。熔融碱腐蚀后，亚表面损伤的形貌与表面划痕的熔融碱腐蚀形貌相似，其尺寸与研磨过程中所使用的磨粒尺寸相近。这表明4H-SiC衬底中的亚表面损伤主要是由衬底研磨而引入的，而非由化学机械抛光所引入。为了抑制亚表面损伤，必须改善衬底研磨工艺或延长化学机械抛光时间以充分去除研磨引入的损伤层。该工作将有助于高质量4H-SiC衬底加工技术的发展。
该文章以题为：“Identification of subsurface damage of 4H-SiC wafers by combining photo-chemical etching and molten-alkali etching” 发表在Journal of Semiconductors上。
图1. （a）光化学腐蚀的示意图，以及光化学腐蚀后4H-SiC衬底中亚表面损伤的光学显微镜和原子力显微镜图像; （b）熔融碱腐蚀的示意图，以及熔融碱腐蚀后4H-SiC衬底中亚表面损伤的光学显微镜和扫描电子显微镜图像。
文章信息：
J. Semicond. 2022, 43(10): 102801 doi: 10.1088/1674-4926/43/10/102801
8 提升器件耐久性和阈值电压稳定性的多层掺杂硒化锗的双向阈值开关器件
忆阻器是一种有记忆功能的非线性电阻,可以实现非易失性随机存储,以及实现人工神经网络突触，在数据存储与人工智能方面具有巨大应用潜力。然而其阵列正遭受着泄漏电流的困扰，严重阻碍了其集成发展。因此，诸如晶体管、二极管或选通器等开关器件对于大型忆阻器阵列来说是不可或缺的。在开关器件领域，基于硫化物材料的双向阈值开关器件(OTS)具有高选择性和快速响应时间，是最有前途的候选开关器件之一。但是，OTS选通器的耐久性和稳定性较差，这是其应用中长期存在的棘手问题。部分研究人员通过将不同的化学元素掺杂到OTS材料体系中以优化材料的性能，但这将增加材料的复杂性，不利于器件工业化制备。其他研究人员将目光转向了两端OTS材料体系，如GeTe, ZnTe, SiTe和GeSe，这些材料具有简单的组成和有竞争力的性能变得越来越吸引人。不过，较差的耐久性和稳定性依然困扰这些材料系统，这将无法匹配忆阻器正常工作。综上分析，通过改变结构来提高器件性能是值得研究的一条路径。
近日，国防科技大学徐晖教授课题组通过在硒化锗材料中掺杂锑、碲元素，构成掺杂层与非掺杂层相间的介质层结构，制备了具有高耐久和阈值电压稳定的多介质层双向阈值开关器件。他们在工作中系统研究了多层掺杂硒化锗双向阈值开关器件的结构和电学特性，对比分析了其与单层器件、其他掺杂的多层器件性能。结果表明，通过掺杂锑和碲元素，能够有效集中器件内部缺陷的分布，增加化学键成键的概率；多层的结构能够增加界面态，有助于形成层间的强相互作用，二者共同作用提高器件的耐久性和稳定性。器件的表征测试表明，该器件的阈值电压在3.3 V，阈值电压的波动范围小于2.5%，开关比达到104，器件能够实现至少1010次耐久循环，表现出优良的耐久和稳定特性，优于报道指标。该器件提出的新型结构以及掺杂方案为选通器件的优化提供了方向，可用于高性能选通器件的制备，并且能够实现与忆阻器阵列的集成，具有良好的应用前景。
该文章以题为“Multilayer Doped-GeSe OTS Selector for Improved Endurance and Threshold Voltage Stability”发表在Journal of Semiconductors上。
图1. (a) 多层选通器件TEM图像；(b) 沿(a)所示线所标记方向的EDS线扫描谱；(c) 多层选通器EDS图。
文章信息：
Multilayer doped-GeSe OTS selector for improved endurance and threshold voltage stability
Shiqing Zhang, Bing Song, Shujing Jia, Rongrong Cao, Sen Liu, Hui Xu, Qingjiang Li
J. Semicond. 2022, 43(10): 104101 doi: 10.1088/1674-4926/43/10/104101
9 一种具有双电荷补偿层的深槽超结LDMOS
超结技术的出现解决了功率器件“硅极限”这一问题，实现了Ron,sp∝BV1.3。这一关系。但是常规的超结MOSFET仍然会较大程度受限于漂移区的长度，从而无法在更小的尺寸上达到耐压的提升，这违背了集成电路的发展是朝着更小的尺寸前进、MOSFET的发展是朝着更小体积这一技术趋势。深槽（Deep Trench，DT）MOSFET器件在相同的元胞尺寸下，凭借着介质材料的耐压优势再加上可以折叠漂移区，通过介质槽和延长漂移区两种手段来增加器件的耐压。将超结技术引入槽型器件中，便可以解决超结MOSFET受限于漂移区长度的这个问题。但是在常规的槽型超结器件当中，由于介质槽左右两侧会形成SIS（Silicon Insulator, SIS）的平行板电容，电容的形成会在其两侧聚集大量的异种电荷，这将导致器件的超结区域的电荷不平衡状态产生，造成器件的性能下降。常规的槽型超结器件所具备的这些问题严重阻碍了它投入到实际工业应用的发展，因此解决这一问题具有很重要的研宄意义。
长沙理工大学吴丽娟课题组提出一种具有双电荷补偿层的深槽超结LDMOS。本文结构创新点在于通过在SiO2介质槽靠源极侧增加纵向变掺杂补偿层与靠漏级侧增加的倒三角形电荷补偿层如图1所示，在SiO2介质槽两侧补偿由于SIS电容效应所造成的超结区域失衡电荷。DC DT SJ LDMOS源极侧的超级区域为P-N-P型超结结构。这种P-N-P超结结构的引入，在常规的Ｐ-Ｎ型超结结构调制体内电场能力的基础上，为器件加入了新的耐压结面，增加了新的电场尖峰，抬升了器件的体内电场，耐压能力同样有很大提升。
图1. DC DT SJ LDMOS结构原理图。
文章信息：
A deep trench super-junction LDMOS with double charge compensation layer
Lijuan Wu, Shaolian Su, Xing Chen, Jinsheng Zeng, Haifeng Wu
J. Semicond. 2022, 43(10): 104102 doi: 10.1088/1674-4926/43/10/104102
https://blog.sciencenet.cn/blog-3406013-1359062.html
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