（分成两部分）六、芯片质量研讨会

   总经理：今天召开全体科技人员大会，讨论芯片研制问题。由于许多年轻人刚参加我们的工作，他们过去受到的教育缺乏制造方面的知识，大家的发言尽可能通俗易懂。

我们公司生产的中、低档芯片销售量不错。我们的高档芯片也有较大的发展。但是，我们国家的芯片水平与西方国家相比，在技术指标和可靠性方面都还有较大的差距。我们要抓住机遇，加快发展速度。

希望大家对开发高档芯片提出有见地的意见。会议请总工主持。

总工程师：大家对问题议论很久了，请大家畅所欲言。

⑴提升主要工艺装备的档次

①光刻技术需要的激光波长

设计工程师甲：我认为主要工艺装备要升级。以最简单的线条为例，你们看，这是中低档产品电路的设计图和实际产品的对比（只画出单根线）。

图28  最简单电路的线条设计版图与实践工艺后形成的线条边缘情况对比

而芯片上晶体管的实际情况与设计要求的差距也比较大。提高档次，工艺设备要升级！

工艺工程师甲：谁不想把直线做成直线！但是实际上没有做到。关于电路图形化（图形转移）过程带来的问题，我们过去也解释过。目前电路图形化过程，即生成掩模、曝光和刻蚀硅片上图形的生产过程，最大的问题是采用的光源波长是193 纳米，远大于芯片电路的特征尺寸45纳米／32纳米，更不用说10/20纳米了。光波的衍射、反射、干涉和驻波现象严重，电路中各部分的关键尺寸会随着具体的环境不同而发生不同的变化，如半导体器件的电气尺寸（如有效沟道长度、晶体管宽度等）、电路的边缘平整度……都会出现一些偏差（公差）。

小贴士：关于光波的波动性可参阅中学物理课本

工艺工程师甲继续：（站起来大声说）我们应该靠自己的力量发展短波长的极紫外线光刻技术（EUVL） － 光源波长13.4纳米（芯片做到10几纳米工艺后）。

工艺工程师乙：问题也不要说得太绝对。Intel 的科研人员对光的性能深入研究之后，巧妙地采取技术措施，用193纳米的光也做出了高质量的芯片。问题是方方面面的。

 ②改善抛光工艺

工艺工程师乙：抛光工艺过程也带来了问题。大家知道，抛光工艺进行平坦化处理，被广泛应用在工艺制造的不同阶段（如浅槽隔离、多晶硅开口抛光、金属栅填充及抛光、互连化学机械抛光等）。但由于各个区域图形疏密度不相同，材料的硬度不相同，导致抛光处理后不同区域的高度不一致，这会影响到芯片的质量（如造成栅氧厚度、互连线高度、互连层间绝缘厚度的变化等）。

这和你把石头和木头粘接在一起打磨，木头下去很快，石头磨掉很少，道理是一样的。

③控制掺杂避免出现大的“公差”

工艺工程师丙：我来补充几句。世界上没有完全相同的两件事物，就连同父同母的亲兄弟都可以分辨出差别，何况受太多客观因素制约的芯片了。公差，即各种偏差或随机偏差是必然存在的。比如掺杂也会出现大的“公差”。

自1947年12月，贝尔实验室的肖克利等研制成功了第一只半导体放大器件，即“晶体管”问世以来，经过几十年的努力，已形成了品种繁多的体系，而且还在继续发展。不同的器件参量，需要引人不同量的特种杂质，实现的工艺称为掺杂。如大家知道的N型或P型扩散区的形成，就需要掺杂工艺。一般分为热扩散和离子注入两类。随着硅片特征尺寸的缩小，掺杂的浓度和分布的精确控制变得非常困难。杂质浓度和分布偏离设计值的变化，实际上是所谓的公差，影响载流子的迁移能力和阈值电压等电参量。

小贴士：前面和后面的一些资料参考中国科学院计算技术研究所范宝峡研员的报告《纳米设计中工艺波动容忍关键技术的研究》2012.11

④控制“应变”

工艺工程师乙：还有“应变”的控制也影响芯片的质量好坏 。

“应变”（strain）效应被越来越多地应用于90纳米及以下工艺中，通过改变硅原子的间距来减小载流子运行的阻碍，增强其移动能力，进而增大沟道的饱和电流值。

“应变”分为拉伸应变和压缩应变两类，前者提高电子的迁移率，后者则提高空穴的迁移率。现有工艺一般通过在PMOS 区掺杂锗原子和在NMOS区掺杂碳原子来提高晶体管性能。

⑤工艺设备的总体问题

总工程师：我来发表一点关于工艺设备看法，因为加工质量与工艺设备的水平直接相关。工艺设备中，光刻设备的发展使光学曝光技术不断突破分辨率极限，为集成电路集成度的迅速飙升创造了必不可少的条件。

人们从不放松掩模误差控制技术和光刻分辨率增强技术的研究。

光掩模制造设备以高精度电子束曝光系统和激光图形发生器为主，配备了质量控制系统，如自动掩模缺陷检查系统和自动激光掩模修补系统，以及自动坐标检测系统、全自动掩模清洗系统和掩模保护模安装装置等一系列掩模质量保证体系。

在实用化方面取得最引人注目的进展是移相掩模技术、光学邻近效应校正技术和离轴照明技术，尤其是浸没透镜曝光技术上的突破和两次曝光技术的应用，都属于分辨率增强技术领域的重大进展，在实际大生产中显示出很好的效果。

此外，在利用电子束曝光系统进行纳米结构图形直写工艺研究中，发现电子束曝光邻近效应（由于电子束轰击目标要轰击出来散乱的二次电子、前散射电子和背散射电子）会严重影响其精度。为寻求有效的邻近效应校正途径。人们也做了不少研究工作，并取得了一些进展。

总工程师继续：芯片研制技术的发展除了得益于基础理论、工艺技术的不断创新外，微电子设备的研发也是非常重要的，只有开发出新一代设备、才能满足新一代工艺技术的要求、也才有可能自主研制、生产出新一代集成电路产品。

总工程师：我们国家引进了一些生产线，是必要的。但是，我们不能总是依靠别人。研发出具有我国自主知识产权的设备、技术进行生产，将标志着我国的科技水平提高一个档次。一个希望成为世界强国的大国，必须发展自己的科研力量。在设备方面总是依靠西方国家，我们也只能总是落后。

所有微电子装备的探索与研发必须远远走在芯片研制的前头。

总工程师：大家还有什么看法？任何加工、制造都会出现公差，你们设计工程师能不能也想出一些办法来？全世界研制芯片的人都在思考这个问题，每年都有不少论文发表。

⑵从电路设计方面想办法

①设计“备份”电路

设计工程师乙：一种方法是，对于经常出问题的部分，在芯片上另外设计一个“备份”电路，平时关闭不加电工作。一旦原来部分出了问题，芯片立即自动“切换”上“备份”电路，被调度机制激活工作。这就像篮球场上，球员受伤，教练换上板凳球员一样。采用这种办法，芯片性能不会受太多影响，但是芯片的面积和功耗要加大。

②设计“容忍”和“补偿”电路

设计工程师丙：也有人提出，设计特殊电路，发现芯片出错误时，该电路可以纠正错误。这一类设计称为“容忍”和“补偿”的电路。可是集成度10亿、20亿、30亿……电路10层～20层，你怎么发现错误，怎么纠正错误？这要有很高的水平，要对该芯片非常了解才行。也许个别的错误，你可以采用这种办法。

③独立控制每个核的衬底偏压

设计工程师丁：问题是方方面面的，没有统一的办法。目前的多核处理器采用一种新技术，独立控制每个核的衬底偏压，调节其漏电功耗和延迟，达到独立控制每个核的工作频率的目的、同时也节省功耗。

总工程师：他讲的有道理，我们公司因此而受益。过去对许多核加一样的电压，组成系统后性能很难达到要求。现在每一个核都允许独立调节偏压，组成系统就容易多了！

   设计工程师丙：其实也可以对供电电压进行调节，不要硬行规定电压，使芯片上的晶体管（实际尺寸总会与设计值有偏离）在真正对它说来合理的电压下工作。

④“硅后调整技术”－ 一种对芯片进行工艺后微调的技术

设计工程师乙：还有一种技术叫“硅后调整技术”。芯片设计时，对“时钟树主干”加入一个“可以后来调节的新东西” （术语叫“可调延迟的时钟缓冲器” ），再在触发器簇之间加入“鉴相器”以及“仲裁逻辑”。工艺流程结束后（称为“硅后”）靠这些加入的“器件”进行调节。

老顾问：计算机芯片研制在设计中增加可以“微调”的因素，实在是太妙了！国际上不断有新文章发表，你们不妨也都关注一下。

亲自装过外差式收音机的人都知道（文革时期，许多上山下乡中学生都会安装这种普通收音机），天线系统和本振系统的那两个半可变微调电容起了多大的作用！这两个不起眼的半可变微调电容把收音机中天线系统和本振系统的所有元、器件“公差”的零散“效应” 都“容忍” 而加以“归正” 了。没有这两个极简单的半可变微调电容，要制造出宽频带收音机是非常困难的。“硅后调整技术” ，从思想深度来讲，和收音机利用半可变微调电容进行调节是一个层次，当然实施起来要复杂得多。

⑶质量检测

总工程师：对芯片生产过程的质量监控也是非常重要的。测试是保证芯片产品的成品率、可靠性和稳定性的重要环节。在制造工艺过程中，需要对芯片的一些参量进行检测。大家有什么看法？

①一般检测

有各种各样的方法，如：

△测漏电

工艺工程师甲：最简单的一个方法，也是最“原始”的方法是测漏电。漏电超过标准值的判为废品；漏电太小，可能是线路不通。

△测尺寸

工艺工程师乙：解剖分析也是一种办法，可以测各层的宽度和厚度。这要破坏芯片。

△测温度分布

工艺工程师丙：我们都知道利用红外线技术可以不接触客体进行温度测量。常用的波长是 0.76 — 12 微米范围。已经研发出了许多适用的仪器了。由于波长在微米范围，分辨率也只能是这个量级。芯片生产的废品，有许多是晶体管过热烧毁。如果有一种位置分辨率再高一些的温度测量仪，将会在质量检测方面起到很大的作用。

小贴士：《大百科》有一些关于“红外成像”、“红外传感器”、“红外电子学”、“红外辐射”、“红外探测”的条目。

②利用超短电磁脉冲进行监测

老顾问：上世纪80年代末90年代初，MMIC的集成度迅速飙升，西方科技人员迫切地感到已有的波导测试系统调节和校准较困难，机械接触探针工作寿命又很短，需要有一种新的检测方法。于是出现了一种利用超短电（磁）脉冲的“时域测量”技术。这一技术在其它领域也得到应用，这里不妨简单介绍一下。

电磁信号传输过程中在电路不连续处要产生大小不同的反射，这如水波一样遇到礁石会形成漩涡回流（即反射）。对一条线路的测试曲线给出如下：

   图29 一根最简单线路上的故障反射

这只是一个示意图（只画出单根线），图中的A、B、C 不一定就是这根线路本身的，也许是那些元件、器件造成的问题。

  图30 示波器屏幕上反射脉冲在时间域上的波形

通常采用入射波的起始点为 0 点。其实图中所有波的起始点都不太好找，这里姑且以波的最高点作为波的时间点（当然会有一点误差）。

记录的时间是电脉冲从入射到反射回来的时间。经过简单的计算，第一个反射点出现在距离入射点 7.6 毫米的位置上；第二个反射点出现在距离入射点14.8 毫米的位置上；第三个反射点出现在距离入射点 21.8 毫米的位置上。前两个反射不是很大，第三个反射太强烈了。

具体的在线、无损、实时检测的情况简述如下：

集成电路在生产流程中的某一步，片子在线且置于一定的条件下，在某一处线路上馈入一定宽度、一定幅度（一定波形）的超短电（磁）脉冲，而在线路的若干固定点上采集由该脉冲传来的脉冲信息。这些脉冲信息是馈入脉冲直接传过来的，更多的是由各处先后“经过曲折通路”或反射或耦合传输过来的。它们携带了线路各处的大量信息（脉冲幅度、宽度、波形的变化反映了各种情况）。用超短脉冲记忆示波器记录下这一串有一定超短时间间隔、幅度大小不一、波形不一的电脉冲波形。对工艺流程这一步各处的信息有了记录，与成品“案底”波形接近的，判为合格，可以进入下一流程。通过了所有阶段检验的“芯片”，自然是成品。

而与成品“案底”波形相去较远的（有了异常情况），显示了一些地方出现了问题，对传到那里的超短电（磁）脉冲产生了不正常的反射、辐射、衰减、畸变，应判为不合格。我们可以对各种不合格情况进行实验、分析，找到在工艺控制中进行（实时）改善和控制的办法。

下面给出两幅简单的示意图。第一幅图给出最简单的线路示意（只画出单根线）。显示超短电（磁）脉冲在传输（入射）的过程中，发生“通过” 、反射、辐射的情况。还会存在损耗和畸变（可是平面图画不出来）。检测到的脉冲可能有很多，第二幅图只画出了4个。

图31 最简单的对线路进行检测的示意图

           图32  B点采样的脉冲波形示意

我们可以编写程序，利用软件来对监测结果加以分析，找出问题的所在和原因，提出对工艺参数进行适当修正的方案。

产生电（磁）脉冲的器件和电路是需要进行研制的。所产生的纳秒、皮秒乃至几百飞秒脉冲，是否稳定！？纳米尺度的检测电路与芯片电路的连接和脱离，怎么保证高的质量！？都不是简单的事。关键的问题是检测数据一定要能够重复！

需要说明的是，超短电（磁）脉冲只是用来检测“芯片”研制、生产过程中质量的信号，并不是未来“芯片”工作时要处理的信号。采用什么脉冲宽度、幅度，重复频率定为多少，对波形有什么规定，在哪个工序后进行检测，在什么地方设置检测脉冲馈入点，在哪几个地点设置采样点，都是要根据需要和可能来决定的。也可以在输出端进行检测。并不是采样点越多越好，线路太纤细，有的地方很难去采样，只好靠附近的采样信号来对线路质量进行推断了。以最少的采样点，获得最需要的信息，反映了设计水平。一些监测设备并不能“普遍适用”。国外的专用设备也许只能对他们某个型号的芯片最适合。

总工程师继续：西方国家的科技研究在提出初步设想时大多不太保密，在深入研究、技术上有实质进步之后，常常就“秘而不宣”了。我仔细阅读了西方大量的文章，想了解一些技术细节，比如器件的具体参量，又如传输皮秒（或飞秒）微带线的参量，特别是怎么连接的。结果，一点有用的资料我都没有找到。当然，不必责怪别人，世界上所有国家都会制定严厉的保密规则的。也有一些技术一时遇到困难，停滞不前，在突破之后会“大放光彩”。20多年前，电子束曝光技术是热门，冷落多年后，解决了一些技术难题，现在又被科技界重视了。有关芯片的研制，其技术的发展真是“此起彼伏”。

③把检测线路直接设计在芯片上

设计工程师甲：还有一种构思，把监测电路设计在芯片上，加电后可以产生一定的脉冲信号馈入芯片相关部分，用以检测芯片上是否存在问题。缺点是增加了芯片的尺度。这实际上是上面方法的“内延”。

总工程师：国外出现了一些新的测试技术，如边界扫描测试（BST）技术（见附录）等，我们要好好研究，看看是不是可以用在我们芯片生产质量的监测方面。

老顾问：大家都对无人机、隐身飞机和有源相控阵火控雷达感兴趣。由成千上万块效率高、一致性高的MMIC芯片为基础的有源相控阵雷达，产生的波束还可以用于通信、电子对抗；由于能量可以很集中，有发展为微波束武器的可能。有关MMIC在前面已经作了介绍。关于产品性能的一致性，要讲一下。

⑷MMIC性能一致性的要求

老顾问：芯片的性能要求是多方面的，这里仅举例功率合成与相位的关系即与线路长度公差的关系。下面给出有关功率合成的示意图。

           图33 一件微波单片功率合成电路的示意图

关于功率合成电路，对提供功率的每一条支路的一致性要求非常高。波的一个周期对应相位变化360度。在功率合成处，每一个“参加”功率合成的支路都要严格“合拍”，微波术语称为“同相位” 。下图给出2路（A—O和B—O）合成的波形图，“合拍”的结果是得到2倍的功率。

图34 两路同相功率合成，合成功率为2倍

合成单元的相位差得越大，合成功率的数值就越小。

若在功率合成处，两路严重不“合拍” ，达到微波术语的相位差 180 度。合成结果如下图所示：合成功率 = 0  。

图35  两路差相180度功率合成，合成功率为 0

实际上，绝对一致是不可能的，允许有一个“公差”范围。

如果对功率合成（相控阵）单元的一致性要求为（相位差）±5度。我们来粗略计算一下，如果工作频率为 10 GHz，微带线阻抗为 50 Ω，选用衬底材料的相对介电常数为10 ，介质厚度 0.2 mm。如果介电常数和其它参量绝对一致，对合成电路的长度公差要求应该在0.16 mm以内（这样的计算方法也不太严谨，电路与器件连接，什么地方算是电路的起点或终点？还需要认真考虑）。实际上介电常数和其它因素都会发生变化，效果可能会相互补偿，也可能会叠加导致废品。从最坏的效果考虑，对公差的要求应该是非常严格的。

总工程师：质检工程师有几句话要说。

质检工程师：最近我们MMIC芯片产品的一致性不太好。达到用户要求的只有5% ，这样下去是不行的！应该严格质量监控。

总工程师：我还要讲一下，为保证成品质量，在产品封装前后还需要进行一系列检测，包括性能测试、环模检测等。这些都是必不可少的。老顾问还要讲几句，请。

老顾问：有关的几个问题我要说一说。

⑸其它一些问题

①现在形式的CPU芯片 尺度快到物理极限了

老顾问：原子的直径很小，比如铜 （Cu）原子直径 0.256 纳米，铝（Al） 原子直径 0.286 纳米， 硅（Si） 原子直径 0.234 纳米，氧（O）  原子直径0.148 纳米。有报道说，目前实验中的CMOS器件栅氧薄层的厚度仅仅“安排”下 5个原子。太薄了，半导体器件的漏电非常严重，就没法实用了。尺度的缩小是有限度的。

有人估价，即还有5～10年，现有芯片形式的基础科学研究就到头了！

②超短时间度量和时域测量技术的几个优点

老顾问：关于超短电磁脉冲，我们知道纳米是一个非常小的空间度量，而纳秒（nano-second，秒）则是一个非常短的时间度量。光在真空中1秒钟可以行进30万千米，而在1个纳秒时间内，光只能行进0.3米。还有更短的时间度量，即皮秒（pico-second, 秒）和飞秒（femto-second, ,秒）。

在1个皮秒时间内，光只能行进0.3毫米，而在1个飞秒时间内，光只能行进0.3微米。因此采用超短电磁脉冲来测试，会有较高的空间分辨率。

此外，超短电磁脉冲的峰值功率可以比较高，由于持续时间极短，平均功率非常小，对被测试电路的影响微忽其微。举一个例子，峰值功率 1000瓦， 脉冲宽度10 皮秒 ，重复频率10 兆赫，其平均功率仅仅0.1瓦 。下面给出脉冲功率和平均功率的示意图。

                   图36 峰值功率与平均功率

此外，由于脉冲宽度极短，可以包含极大的信息量。

不过超短电磁脉冲的测试也是有限度的。

③测不准原理

老顾问：刚才提到超短电（磁）脉冲的检测方法，利用激光脉冲触发产生超短电磁脉冲，实际上也是有限度的。在可见光领域，比如580—630 纳米的波长范围，100 飞秒的脉冲内仅仅有50个左右的光波的周期，这已经接近可见光区产生稳定的超短脉冲的极限。这里需要提到物理学的“测不准原理” 了。有关时域测量的最小尺度也不能无限缩小。

链接：美国科学家J.R.皮尔斯在他的科普著作《量子电子学》p.10通俗地 解释： 海森堡的测不准原理把测量光子达到的位置时的不确定性和测量光子的动量时的不确定性联系起来。对某一特定的仪器来说，要使一种不确定性小，只有让另一种不确定性大，才能做到。（光具有波动性）。

研讨会准备结束。

总工程师：今天大家发表了很好的意见，一些科学漫谈也是有价值的。他山之石可以攻玉。我最关心的是，对芯片精细结构的质量控制。我们将根据大家的建议做出安排，逐步开展有关工作。

总经理：我们必须善于向先进国家学习，但是完善任何一项工作都得靠我们自己。关键的核心技术是不可能从别人那里买回来的。有些前期研究，我们也应该考虑，我们要鼓励新的思想、好的创意！不能总是在别人后面“亦步亦趋”。年轻人！立足于当前的工作，高质量完成我们的任务！你们很年轻，前面还有大量的科技工作等待你们去开创、完善。努力吧！

总工程师：今天的会开得很好，对大家都有很大的启发与收获。我们公司也大有希望。这样的技术讨论会以后需要经常召开。现在散会。

七、对未来的估计 － 在现有原理基础上的发展

⑴一些估计

中国科学院微电子研究所陈宝钦教授在2013年的一次报告中展示了直到2030年纳米级CMOS器件和电路的研究发展蓝图。

           图37 直至2030年纳米级CMOS器件和电路的研究发展蓝图

                   (读者或许可以在计算机上将此图放大后阅读)

   图中的英文名词解释如下：

●More than Moore: Diversification

超越摩尔定律的其他器件模块分类

●Analog／RF                      模拟电路／射频电路

●Passives                       无源器件

● HVPower                        高压功率器件

●Sensors Actuators              传感器和执行器

●Biochips                        生物芯片

●Interacting with people

    and environment               模块电路与人及环境之间的互动

●Non-Digital content

     System-in-package (SiP)      非数字化模块与数字化电路之间的

系统级封装技术

（非数字化结构集成技术）

●Combining SoC and SiP: Higher

     Value System                 SoC 和SiP相结合的高值系统

●More Mooer Miniaturization      按照摩尔定律继续往更小尺寸

的方向发展

（现在集成电路制造一方面继续按照摩尔定律进一步发展(MoreMoore)，

同时也在探索往超越摩尔定律(Morethan Moore)的方向发展，两者之间

相结合，推动集成电路进一步发展，将超越目前的CMOS主流技术，进入

后CMOS时代。）

●Baseline CMOS :CPU ,Memory,Logic

基于CMOS技术的微处理器、

内存、逻辑电路等

●Information Processing          信息处理

●Digital Content System-on-Chip

     (SoC)                        实现数字化电路系统级芯片设计

（将一个系统所需的组件，整合于

一芯片上 ，数字化信息集成技术）

● BottomUP （逆向生长，或者说探索一种从基片往上生长（自组装）出所需要纳米结构。它是相对于现在的微纳米加工技术而言的，目前常规的微纳米加工重要是采用光刻技术，通常是在基片表面涂感光胶（抗蚀剂），后通过各种曝光系统进行选择性曝光（如掩模曝光或者激光束、离子束、电子束等曝光系统按照集成电路设计数据在涂有感光胶的基片表面直写出图形），通过显影工艺在基片表面形成可以抵抗腐蚀的掩蔽图形层（如抗蚀剂图形层、二氧化硅等介质图形层或者金属膜图形层），然后再通过刻蚀系统（有各种等离子干法抗蚀系统，或者采用化学溶剂进行湿法腐蚀）在基片上刻蚀出图形来（也叫图形转移技术）。集成电路制造过程就是这样通过曝光、刻蚀、镀膜、外延生长、离子注入、氧化扩散等等平面化工艺反复加工，最后实现具有完整电子学功能的集成电路芯片。这样的加工过程叫Top Down ,即从上而下的加工方法。）

还有一些观点：

⑵采用砷化镓材料

就科技发展来讲，现代结构的芯片还有许多技术工作等待我们去做。现实生活、科学技术、国防军工还需要开发许多新产品，各类产品的电性能、一致性、可靠性还有待提高。

MMIC芯片早就采用砷化镓为基片的技术了（MMIC涉及军工，报道较少）。对于CPU芯片而言，砷化镓的电子迁移率比硅的高4～5倍（高电子迁移率晶体管由砷化镓和镓、铝、砷结合而成，室温单门延迟已达10～20皮秒），寄生电容又可做得小，电路的速度更高，如CPU芯片中数字逻辑集成电路的速度可达10 GHz ，而电路功耗仅为硅集成电路类同样产品的1/25～1/40 。砷化镓与其他Ⅲ-Ⅴ族化合物材料结合，可望获得更高的电子迁移率，并可和光电器件集成在同一衬底上（电和光的结合，前景非常吸引人），它比硅器件更耐高温和辐射，在77K低温下工作优于4K的约瑟夫森结器件……CPU芯片电路采用砷化镓材料是很有前途的。

⑶三维晶体管结构

2011年5月5日，Intel宣布了世界上第一个三维（3D）晶体管“Tri-Gate” ,称此为“革命性突破”。该材料说，半个多世纪以来，晶体管一直都在使用二维（2D）平面结构，现在终于迈入了三维立体时代。3-D Tri-Gate使用一个薄得不可思议的三维硅鳍片取代了传统二维晶体管上的平面栅极，形象地说就是从硅基底上站了起来。硅鳍片的三个面都安排了一个栅极，其中两侧各一个、顶面一个，用于辅助电流控制，而2D晶体管只在顶部有一个。由于这些硅鳍片都是垂直的，晶体管可以更加紧密地靠在一起，从而大大提高晶体管密度。下面给出Intel 3D晶体管电路结构图。

图38 Intel 22 纳米三维（3D）晶体管电路结构

（复印自 http://www.21ic.com  2013.4）

下面给出3D晶体管的结构示意图。

图39Intel 22纳米三维（3D）晶体管细节示意图

（复印自 http://www.21ic.com 2013.4）

这种设计可以在晶体管开启状态(高性能负载)时通过尽可能多的电流，同时在晶体管关闭状态(节能)将电流降至几乎为零，而且能在两种状态之间极速切换。Intel计划今后继续提高硅鳍片的高度，从而获得更高的性能和效率。

Intel声称，22nm 3D Tri-Gate三维晶体管相比于32nm平面晶体管可带来最多37％的性能提升，而且同等性能下的功耗减少一半，这意味着它们更加适合用于小型掌上设备。Tri-Gate将用于下一代新工艺22nm，首批产品就是我们已经非常熟悉的Ivy Bridge。该材料称，“新工艺晶体管是如此微小，以致于就在这个句子的空间内就能塞进600多万个。”

随着按摩尔定律的进步越来越艰难，科学家们早就意识到了研发3D结构晶体管的必要性。事实上，Intel早在2002年就宣布了3D晶体管设计，先后经过了单鳍片晶体管展示(2002年)、多鳍片晶体管展示(2003年)、三栅极SRAM单元展示(2006年)、三栅极后栅极(RMG)工艺开发(2007年)，直至今日方才真正成熟。这一突破的关键之处在于，Intel可将其用于大批量的微处理器芯片生产流水线，而不仅仅停留在试验阶段。摩尔定律也有望从此掀开新的篇章。

Intel还透露， 14nm工艺将于2013年投入量产，2015年则进步到10nm。

关于3D结构的演化，有一个方框图，该图显示了为增强器件的栅控能力，抑制极其严重的短沟道效应，推动器件尺寸进一步缩小，器件结构从单栅平面演变到立体栅、环绕栅结构的过程。

    图40 晶体管结构从单栅平面演变到立体栅、环绕栅结构的过程

   小贴士： 资料来源系中国科学院微电子研究所周华杰的博士论文。

图中一些英文名词的解释如下。

Bulk-Si                  体硅（在硅片上直接制造半导体器件和电路）

Planar

 PlanarGate             平面栅（单栅，相对于立体栅而言）

 Planartype Buried Gate 平面型埋栅

UTB(Ultra Thin Body)      超薄体晶体管（在SOI基片上准备的晶体管）

SOI(Silicon-on-Insulator) 绝缘体上硅（在硅片上生长一层绝缘体，再在

                         绝缘层上外延硅，作为新的半导体材料，有利

                         于抗辐射）

Double Gate               双栅

Fin FET                  鳍型场效应晶体管（双栅场效应管，是一种新

                       的互补式金氧半导体（CMOS）晶体管，栅长已可小于25纳米。该项技术的发明人是加州大学白克利分校的胡正明教授）

Tri-Gate                三维栅（三维晶体管，构造与Fin FET相近，在通道两侧和上部三个方向设置了栅极电极。）

（例如：一种双鳍型沟道双栅多功能场效应晶体管及其制备方法，属于超大规模集成电路中的金属氧化物半导体场效应晶体管技术领域。该场效应晶体管基于体硅衬底；沟道为两个完全相同的截面为长方形的鳍型Fin，形成双鳍型沟道；每个鳍型沟道的外侧为栅氧和前栅，内侧为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和背栅，形成双栅结构；双鳍型沟道的两端连接共同的n+源和n+漏，前栅和背栅自对准、对n+源和n+漏的覆盖很小；双鳍型沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，而n+源和n+漏都与体硅衬底相连，形成双鳍型沟道即体在绝缘层上的结构。）

Tri-Gate                三维栅（三维晶体管，构造与Fin FET相近，在通道两侧和上部三个方向设置了栅极电极。）

Pi-Gate                 π型栅

Ω-Gate                 Ω型栅

GAA Gate                 环绕栅（gate-all-around）

   ⑷低成本的印刷电子学工艺

上世纪70年代由于行波管（一种微波真空器件，至今仍然有重要用途）的制造工艺太复杂（主要的装配工艺系由手工操作）、价格昂贵，美国有人推出了印刷行波管。他们进行了实验，工艺的确简单，产品的一致性易于保证，制造出来的行波管，给出了一定的电性能。但是，由于印刷行波管的损耗较大、导热性能不好，终于未能实用。

可是人们并没有气馁，近年来印刷电子学再次复苏。采用印刷的工艺原理，在一定的衬底上，按设计图形确定的尺度，一层一层的印刷上不同金属材料、不同的介质材料……形成一个完善的电子线路系统。一些产品也可以称为芯片，目前其线路的尺度已经达到微米量级。科技工作者预言，这类芯片可以以非常低的价位占据一些民用商品的市场。

八、新原理的实验 － 量子芯片、DNA芯片、有希望的石墨稀

科学永远在前进，科学家们又开展了新领域的研究。下面是三项有关的基础研究报道。

⑴量子芯片

2013年3月16日，面对青少年的“北京青年报” 以《量子反常霍尔效应被我科学家发现》为题，报道了中国科学院物理研究所与清华大学合作的一项科研工作成就。报道说，反常霍尔效应与普通的霍尔效应在本质上完全不同，因为这里不存在外磁场对电子的洛伦兹力而产生的运动轨道偏转，反常霍尔电导是由于材料本身的自发磁化而产生的。

如今中国科学家在实验上实现了零磁场中的量子霍尔效应，就有可能利用其无损耗的边缘态发展新一代的低能耗晶体管和电子学器件，例如极低能耗的芯片等，从而解决诸如芯片发热问题和摩尔定律的瓶颈问题。

⑵DNA芯片

2012年9月17日，“北京青年报” 以《DNA 芯片 — 无限空间 有限可能》为题报道了美国哈佛大学维斯生物工程研究所研究人员的科研成果。他们将一本大约5.34万个单词的书籍编码到不到一沙克（亿万分之一克）的DNA （脱氧核糖核酸）微芯片中，连同文字一起的还有11张图片和一段Java程序……团队负责人表示：“今后，拇指大小的设备或许就能够存下整个互联网的信息。”

图41 DNA芯片 （复印自：http://baike.baidu.com 2013.3）

科技界的设想还不止这两项，比如有科学家提出了采用石墨烯材料。

   ⑶有希望的石墨稀

几年前石墨稀的发明，曾获得诺贝尔物理学奖。这种新材料只有一个原子厚，是至今为止的最薄材料。它有极强的传热和导电性。科学家认为，在未来有可能研制出高速石墨烯晶体管，从而推出效率和速率更高的新型计算机。

这些科学研究成果，给我们带来无限的希望。从基础研究到大生产还有很长的路要走。如此精细的集成电路产品，我们怎么实验、怎么设计、怎么研制、怎么生产、怎么进行质量检测……我们有没有想法？！

    附         录

(1)芯片中线路传输信号的基本物理概念

①一般知识

微带线（含微带线的变形结构）是目前在“芯片”中广泛采用的信号传输线路。通常设计的阻抗是 50 欧姆。

微带线中电磁波传输时，其电磁场分布如下图所示。微波电场E的分布，即电力线，用细线表示，在开始端和终端垂直于金属表面。微波磁场H的分布，即磁力线，也用细线表示，在各处均垂直于电力线，在空间是闭合曲线（图中没全部画出）。在图中，电磁波是垂直于纸面向前传输的。

图42  单根微带线上的电磁场分布

而在不同的介质中，电磁波的波长会有一定程度的缩短（可以通俗解释为，电磁波“每一步的跨幅”缩短了），因此传输速度会有不同程度的降低。

关于MMIC所用材料，导带和接地板金属可采用铜（Cu），在很高频率的领域中（比如毫米波MMIC），则可采用金（Au），因为金的导电、导热和工艺性能均属上乘，稳定性非常好(缺点是贵一些)。在频率低的领域（比如CPU芯片）则用铜（Cu）或铝（Al），铜和铝的价格低一些。介质采用硅（Si 相对介电常数约为12）砷化镓（GaAs相对介电常数约为13），这两种介质材料的相对介电常数比氧化铝陶瓷（相对介电常数约为9.9）还要高，不过这两种介质材料，纯度可以做得很高，结构紧密，工艺性能好。在较高功率场合的MMIC芯片中，也有采用一种高导热率氮铝化合物的（相对介电常数为 8.6）。

关于微波电路还有一个称为“衰减常数”的术语，表示电路的损耗，包括导体的损耗、介质损耗和辐射损耗。导体损耗比介质损耗大，它与导带的材料、尺寸和表面光洁度等有关。介质损耗取决于基片的介电常数、损耗角正切及微带线的宽度和高度之比（即W/h） 。

②辐射和耦合

任何屏蔽不严的电磁场都会在附近空间展开。有的时候其影响可以忽略，有的时候则明显感到它的作用。

高频率的电磁场（波）是会向空间辐射的。大家都非常熟悉手机，小小的电池就能提供能量，让你与若干千米外的朋友通话。这就是利用了高频率电磁场（波）可以向空间辐射（传播）的“本能”。你的手机利用天线发射信号（通过中继站）对方利用天线接收信号，这之间的关系就是“耦合”的关系。

在一定的情况下，并行的两根微带线之间也会发生很强的耦合，即信号会接近 100 % 的从一根微带线转移到旁边的一根微带线上。微带线滤波器，比如带通滤波器就是利用这种现象的一个例子。下面是一个实际的微带线带通滤波器的线路结构。

               图43 一个微带线带通滤波器

而在许多情况下，不允许线路上传输的信号能量有泄露，或与外界有耦合。

有线电视的信号传输线是同轴线，严密的外导体避免了信号能量的辐射和受外界的干扰。同轴线还有一个优点，即信号通过它传输不会发生变形。

我们的芯片设计，需要采用不使信号发生严重畸变的线路结构。可是尺寸太薄，不可能采用同轴线，于是采用了微带线。这种线路的结构、工艺比同轴线简单多了，性能也不错。可是微带线的边上没有封口，必然在一些情况下发生辐射，辐射程度取决于基片的介电常数和微带线的宽度、高度与波长的关系。微带线的任何不连续性，尤其是开路端和弯曲都将使辐射增加。

在我们讨论的芯片领域，许多情况都需要避免相邻线路之间的耦合。

设计时必须注意尺寸的选择：芯片的工作波长一定要比导带宽度W 大得多，更要比介质基片的厚度h大得多。利用极薄的基片不但可以减小辐射和减小电路之间的耦合，也可以避免高次模式（电磁场分布发生不希望的变化）的出现。

③“趋肤厚度”问题

谁都知道，电磁波不能够穿透足够厚度的金属屏蔽。

微波炉的微波很厉害，很快就可以把肉烧熟，但是只要把微波炉的门关严，微波就出不来了。

电磁波能量力图穿透金属屏蔽，但是只能渗透极薄的一层。这个层的厚度称为“趋肤厚度”。

电磁波在金属表面形成一层“趋肤厚度”，它的物理原理是：

电磁波“遭遇”到金属表层，与自由电子相互作用，在表层中产生电流。这种表层电流的存在，阻止电磁波进一步深入到金属内部，于是有了“趋肤厚度”这个名词。趋肤厚度的具体数值是电磁场强度的幅值在金属表面以内减少到原值37% 的深度（超过这个厚度，电磁波的强度会进一步减弱）。

趋肤厚度与导体的材料和电磁波的频率有关。例如铜： 频率 50 赫兹时，“趋肤厚度” 9.3 毫米；频率 0.5 兆赫兹，“趋肤厚度” 0.093 毫米；频率9600 兆赫兹，“趋肤厚度” 0.67微米。频率愈高电磁波的透入深度愈浅。

2003年，美国加州大学伯克利分校的Jan M.Rabaey 等教授写了一本很有价值的专著，2010年，中国翻译出版名为：《数字集成电路-电路、系统与设计》。书中的第四章，专门讲“导线”，既用了电磁波（场）的概念，又用了“电阻”、“电容” 、“电感”的概念。

对电阻、电容、电感等电路元件，许多读者非常熟悉。这些是“电子一条街上”最普通的东西。

利用“电阻” 、“电容” 、“电感”来描写的电路称为集总参数电路。这一理论体系早年用于低频率电路的分析。在系统的工作频率升高后，发现用集总参数电路的概念来描写高频率电路很不准确，于是推出了利用电磁场（波）的一套理论体系。

芯片的电路结构太复杂了，这本书不得不采用两种理论体系混合的办法去粗略地分析电路。

书中p.107说，“时钟线往往传送一个芯片上最高频率的电磁信号……因此趋肤效应多半首先影响这些线。这是GHz范围设计确实要考虑的问题，因为时钟决定了芯片的整体性能（周期时间、每秒指令等）。另一个设计中要考虑的问题是采用像铜这样的良导体会使趋肤效应在较低的频率时就发生。”

该书p.106给出了数据，说“对于铝在 1 GHz时的趋肤厚度等于2.6 ” ，而在p.107给出了一张示图，即下图中左边的图：

按照书中的数据，推测该铝导线的厚度约为10微米，宽度约为20微米。趋肤厚度薄于导线的尺度，即电磁场没有透过金属导线。

        图a 趋肤效应使电    图b 书中省略了

            磁波不能够透          四边的金属板

            过厚的导线           这里补上了

                图44 导线表面的趋肤厚度

该书省略了导线四周的金属边壁。没有这四周的金属边壁，导线传输的信号是要严重辐射的。我们在图b 补上了这四周的边壁。

请读者注意，现在CPU芯片线路的尺度已经到了纳米量级，趋肤厚度，即电磁场的透入深度已经超过了导线的厚度。下面是相关的对比图，给出了实际结构中可能会遇到的频率和尺寸，以便说明问题。

图45  通常的单根微带线，信号在垂直于纸面的方向上传输，

电磁场在横向展开

 图46 纳米尺度与趋肤厚度   图47  纳米尺度的导线“系统”，导线尺度

                               远远薄于电磁波的趋肤厚度

实际的CPU芯片线路结构中，趋肤厚度，即电磁场的透入深度已经超过了导线的横向尺度。电磁场不只是存在于金属导体的表面了，它穿透纳米尺度的金属薄层，“弥漫”在附近的“整个”空间中。任何一条线路、任何一个元件、器件，在芯片中都不是“孤立”的，它处于周边元件、器件、线路电磁场的影响之下。

好在电磁场的横向展开，其强度会逐渐降低（在金属中降低较快，在其它空间降低慢一些）。设计理论可以把不应该发生耦合的两条线路放在几个微米之外或更远的位置。

关于芯片的设计理论，必然是非常非常复杂的。

《数字集成电路-电路、系统与设计》一书采用“寄生参数”—电容、电阻、电感来描写芯片线路里的现象，也算是一种“宏观”的办法。这些“寄生参数”会使信号传输延时增加（使性能下降）；影响能耗和功率的分布；引起额外的噪声，使芯片的可靠性降低。但是，这种理论办法是不可能精确的。

往往我们看不懂别人的设计软件。对照实物解剖、分析，后来终于弄懂了，原来设计软件采用了许多经验数据。我们利用这样的软件进行设计，必然需要实践的修正。别人的软件是在别人实践和经验基础上的产物，换一个地方，其精度就要打一些折扣了。

在实际研制工作中，具有正确的物理概念是非常重要的。

学生在学习过程中，记忆公式是有用的，但是主要的是弄懂它的原理。

④电磁波在线路中的传输速度和电子运动速度不是一回事

电磁场的传递速度非常快。有两个完全相同的LED灯，一个用很短的导线，一个用非常长的导线，我们同时按下两个灯的开关，无论用什么精密的仪器，都很难发现两个灯亮的时间有什么差异。

可是电磁场（波）的传输速度不是无限大的。如果我们有机会参观通信卫星地面站，观看两台电视机，一台显示的是即时的画面，一台显示的是发射出去的信号经过36，000千米，被同步卫星接收而转发回来的信号。你会明显地观察到，回来的信号要比原来的信号在时间上滞后一点。这说明电磁波的传输是有一定速度的。

真空里电磁波的速度为 30万千米每秒。在线路里，介电常数较高的介质，对电磁波（信号）的传输速度会产生一些“阻碍”。这就好比，运动员在泥泞路上的奔跑速度，与在运动场正式跑道上的速度相比，一定会降低一些。但是，这两个速度不会相差太大，在同一个数量级上。

有一个大的物理本质问题，需要弄清楚。

良导体金属中（电场很弱），电子定向运动速度仅仅为～米／秒。

线路中电磁波（电场、磁场、电流三位一体）的速度极快，可是电子运动的速度却又极慢，怎么理解？！

关于导体中电子定向运动速度与线路中电磁波传播速度的巨大差异，可以用下面的比喻来近似理解。

在飓风刮过的海面，海水上表面的水波速度与风速几乎相等，飓风与波浪几乎是同时冲击到大陆岸边。而水珠（水分子）的速度却慢得多。比如风速 100 千米／小时，波速也差不多为  100 千米／小时；而水珠的定向速度可能为1米／秒 → 3.6千米／小时。两者速度的差异巨大。

⑤芯片电路严重的热问题

电磁波信号在线路里传输的速度非常快，而电子的运动速度却非常慢。传输线金属表面薄层（“趋肤厚度”）里的电子力图“跟上”电磁信号的速度（电子只能在很薄的“趋肤厚度”里运动，密度很高，术语是“功率密度”非常高）可是不断受到晶格的“阻碍” 。大量电子与大量晶格发生“碰撞” ，大量电子的动能损失，转化为热量使芯片发热升温。设计时需要计算芯片的功耗和考虑散热问题（包括高温环境中的散热问题）。

（2）边界扫描测试技术(BST)

边界扫描测试技术（也可以译为：边缘扫描测试技术），英文原文：

【Boundary-scan Test (BST), as one ofDesign For Testability (DFT) technology that inserts DFT into silicon chips,supports test at all hierarchy level】.

边缘扫描测试技术就是一种将可测性直接设计到硅片里的技术，支持系统级、板级、芯片级等所有层级的测试。也可以说，由于现在芯片里的电路非常复杂，非常密集，现在常规测试系统是采用装有密密麻麻的的测试用的针尖组成的探针台已经不能适用了，所以发展成在设计系统级芯片主体电路的同时，在边缘也设计一些可以自动扫描检测电路故障的辅助电路。根据这种可测试的芯片设计制造出来的芯片可以通过接口电路输出，利用相应的软件分析整个电路的电子学功能，并且诊断出硬件问题。

边界扫描测试发展于上个世纪90年代，随着大规模集成电路的出现，印制电路板制造工艺向小，微，薄发展，传统的ICT 测试已经没有办法满足这类产品的测试要求。由于芯片的引脚多，元器件体积小，板的密度特别大，根本没有办法进行下探针测试。一种新的测试技术产生了，联合测试行为组织（Joint Test ActionGroup）简称JTAG 定义这种新的测试方法即边界扫描测试。边界扫描在芯片级层次上嵌入测试电路，以形成全面的电路板级测试协议。利用边界扫描－－自1990年以来的行业标准IEEE 1149.1－－您甚至能够对最复杂的装配进行测试、调试和在系统设备编程，并且诊断出硬件问题。

边界扫描原理：

IEEE 1149.1 标准规定了一个四线串行接口（第五条线是可选的），该接口称作测试访问端口（TAP），用于访问复杂的集成电路（IC），例如微处理器、DSP、ASIC和CPLD。除了TAP之外，混合IC也包含移位寄存器和状态机，以执行边界扫描功能。在TDI（测试数据输入）引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从TDO（测试数据输出）引线上离开芯片。边界扫描逻辑由TCK（测试时钟）上的信号计时，而且TMS（测试模式选择）信号驱动TAP控制器的状态。TRST（测试重置）是可选项。在PCB上可串行互连多个可兼容扫描功能的IC，形成一个或多个扫描链，每一个链都由其自己的TAP。每一个扫描链提供电气访问，从串行TAP接口到作为链的一部分的每一个IC上的每一个引线。在正常的操作过程中，IC执行其预定功能，就好像边界扫描电路不存在。但是，当为了进行测试或在系统编程而激活设备的扫描逻辑时，数据可以传送到IC中，并且使用串行接口从IC中读取出来。这样数据可以用来激活设备核心，将信号从设备引线发送到PCB上，读出PCB的输入引线并读出设备输出。